[發明專利]一種異步時鐘并串轉換半周期輸出電路

有效

• 申請號: 201410485272.5
• 申請日: 2014-09-22
• 公開（公告）號: CN104283561B
• 公開（公告）日: 2018-04-27
• 發明（設計）人: 呂堅;闕隆成;劉慧芳;張壤勻;周云
• 申請（專利權）人: 電子科技大學
• 主分類號: H03M1/36
• 分類號: H03M1/36
• 代理公司: 成都行之專利代理事務所(普通合伙)51220
• 代理人: 譚新民

1.一種異步時鐘并串轉換半周期輸出電路，其特征在于，包括：

同步分頻時鐘產生電路（10），所述同步分頻時鐘產生電路（10）基于高頻時鐘信號（clk_f）產生第一分頻時鐘信號（clk1）、第二分頻時鐘信號（clk2）、第三分頻時鐘信號（clk3）和第四分頻時鐘信號（clk4）；

數據同步電路（20），所述數據同步電路（20）連接到所述同步分頻時鐘產生電路（10），所述數據同步電路（20）接收輸入數據D<7:0>并根據所述第一分頻時鐘信號（clk1）將所述輸入數據D<7:0>與所述高頻時鐘信號（clk_f）同步；

控制信號產生電路（40），所述控制信號產生電路（40）連接到所述同步分頻時鐘產生電路（10），并根據所述第一分頻時鐘信號（clk1）、第二分頻時鐘信號（clk2）、第三分頻時鐘信號（clk3）和第四分頻時鐘信號（clk4）產生控制信號sel<3:0>；

并串轉換輸出電路（30），所述并串轉換輸出電路（30）連接到所述數據同步電路（20）和所述控制信號產生電路（40），并根據所述控制信號sel<3:0>將所述輸入數據串行輸出；

其中所述同步分頻時鐘產生電路包括第一D觸發器（101）和第二D觸發器（102），其中：

所述第一D觸發器（101）的時鐘輸入端連接到所述高頻時鐘信號（clk_f），所述第一D觸發器（101）的正相輸出端輸出所述第四分頻時鐘信號（clk4）并連接到所述第二D觸發器（102）的數據輸入端，所述第一D觸發器（101）的反相輸出端輸出所述第二分頻時鐘信號（clk2）；

所述第二D觸發器（102）的時鐘輸入端連接到所述高頻時鐘信號（clk_f），所述第二D觸發器（102）的正相輸出端輸出所述第一分頻時鐘信號（clk1），所述第二D觸發器（102）的反相輸出端輸出所述第三分頻時鐘信號（clk3）并連接到所述第一D觸發器（101）的數據輸入端。

2.如權利要求1所述的電路，其特征在于：所述數據同步電路（20）包括第一D觸發器組（201）和第二D觸發器組（202），其中：

所述第一D觸發器組（201）的時鐘輸入端連接到低頻時鐘信號的反相信號（clk0B），所述第一D觸發器組（201）的數據輸入端連接到所述輸入數據D<7:0>，所述第一D觸發器組（201）的正相輸出端連接到所述第二D觸發器組（202）的數據輸入端；

所述第二D觸發器組（202）的時鐘輸入端連接到所述第一分頻時鐘信號（clk1），所述第二D觸發器組（202）的正相輸出端為所述數據同步電路（20）的數據輸出端并輸出同步數據dataout<7:0>。