[發(fā)明專利]半導(dǎo)體器件制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201410483005.4
• 申請(qǐng)日: 2014-09-19
• 公開(kāi)（公告）號(hào): CN105489555A
• 公開(kāi)（公告）日: 2016-04-13
• 發(fā)明（設(shè)計(jì)）人: 秦長(zhǎng)亮;殷華湘;李俊峰;趙超
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): H01L21/8238
• 分類號(hào): H01L21/8238
• 代理公司: 北京藍(lán)智輝煌知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11345
• 代理人: 陳紅

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件制造方法，特別是涉及一種CMOS型鰭 片場(chǎng)效應(yīng)晶體管(FinFET)的制造方法。

背景技術(shù)

當(dāng)前通過(guò)單一縮減特征尺寸來(lái)降低成本的方法已經(jīng)遇到了瓶頸， 特別是當(dāng)特征尺寸降至150nm以下時(shí)，很多物理參數(shù)不能按比例變化， 例如硅禁帶寬度Eg、費(fèi)米勢(shì)φF、界面態(tài)及氧化層電荷Qox、熱電勢(shì)Vt 以及pn結(jié)自建勢(shì)等等，這些將影響按比例縮小的器件性能。近30年來(lái)， 半導(dǎo)體器件一直按照摩爾定律等比例縮小，半導(dǎo)體集成電路的特征尺 寸不斷縮小，集成度不斷提高。隨著技術(shù)節(jié)點(diǎn)進(jìn)入深亞微米領(lǐng)域，例 如100nm以內(nèi)，甚至45nm以內(nèi)，傳統(tǒng)場(chǎng)效應(yīng)晶體管(FET)，也即平面 FET，開(kāi)始遭遇各種基本物理定律的限制，使其等比例縮小的前景受 到挑戰(zhàn)。眾多新型結(jié)構(gòu)的FET被開(kāi)發(fā)出來(lái)，以應(yīng)對(duì)現(xiàn)實(shí)的需求，其中， FinFET就是一種很具等比例縮小潛力的新結(jié)構(gòu)器件。

FinFET，鰭狀場(chǎng)效應(yīng)晶體管，是一種多柵半導(dǎo)體器件。由于結(jié)構(gòu) 上的獨(dú)有特點(diǎn)，F(xiàn)inFET成為深亞微米集成電路領(lǐng)域很具發(fā)展前景的器 件。顧名思義，F(xiàn)inFET包括一個(gè)垂直于體硅的襯底的Fin，F(xiàn)in被稱為 鰭片或鰭狀半導(dǎo)體柱，不同的FinTET被STI結(jié)構(gòu)分割開(kāi)來(lái)。不同于常 規(guī)的平面FET，F(xiàn)inFET的溝道區(qū)位于Fin之內(nèi)。柵極絕緣層和柵極在側(cè) 面和頂面包圍Fin，從而形成至少兩面的柵極，即位于Fin的兩個(gè)側(cè)面 上的柵極；同時(shí)，通過(guò)控制Fin的厚度，使得FinFET具有極佳的特性： 更好的短溝道效應(yīng)抑制能力，更好的亞閾值斜率，較低的關(guān)態(tài)電流， 消除了浮體效應(yīng)，更低的工作電壓，更有利于按比例縮小。

由于FinFET的鰭片結(jié)構(gòu)較窄，源區(qū)、漏區(qū)的自身面積以及接觸面積 均較小，因此導(dǎo)致器件的外部電阻較大。通常，業(yè)界的一般性流程包括， 在形成鰭片結(jié)構(gòu)之后，通過(guò)輕摻雜離子注入在鰭片結(jié)構(gòu)頂部形成LDD，退 火激活注入離子之后，在LDD頂部以及鰭片結(jié)構(gòu)的側(cè)壁上外延生長(zhǎng)抬升的 源漏區(qū)以增大源漏區(qū)尺寸從而降低接觸電阻，之后再對(duì)抬升源漏區(qū)注入 摻雜或者在外延過(guò)程中原位摻雜。同時(shí)，優(yōu)選晶格常數(shù)與襯底、鰭片結(jié) 構(gòu)略有差別的材料例如SiGe、SiC等以用于向溝道區(qū)施加應(yīng)力，從而有效 提高器件的驅(qū)動(dòng)能力。

然而，對(duì)于不同導(dǎo)電類型的FinFET而言，外延源漏的材質(zhì)通常是不 同的。例如對(duì)于P型FinFET，外延材料通常為SiGe，而對(duì)于N型FinFET， 外延材料通常為Si或SiC等。因此通常難以在同一個(gè)外延過(guò)程中同時(shí)外延 生長(zhǎng)兩種外延層，也即需要如下兩步外延工藝：a形成鰭片結(jié)構(gòu)；b，在 第一(器件類型例如NMOS)區(qū)域和第二(器件類型例如PMOS)區(qū)域的鰭 片結(jié)構(gòu)上同時(shí)沉積保護(hù)用的介質(zhì)層；c，形成第一掩模遮蔽第一區(qū)域而露 出第二區(qū)域，去除第二區(qū)域內(nèi)的介質(zhì)層；d，在第二區(qū)域暴露的鰭片結(jié)構(gòu) 上外延生長(zhǎng)第二外延層，并優(yōu)選隨后去除第一掩模；e，沉積第二介質(zhì)層 覆蓋第一區(qū)域內(nèi)殘留的第一介質(zhì)層以及第二區(qū)域內(nèi)的第二外延層；f，形 成第二掩模遮蔽第二區(qū)域并露出第一區(qū)域，去除第一區(qū)域內(nèi)的第二介質(zhì) 層和第一介質(zhì)層；g，在第一區(qū)域暴露的鰭片結(jié)構(gòu)上外延生長(zhǎng)第一外延層， 并優(yōu)選隨后去除第二掩模；h，最后去除第二區(qū)域上殘留的第二介質(zhì)層。

由此可見(jiàn)，對(duì)于包含兩種不同導(dǎo)電類型FinFET器件的半導(dǎo)體器件而 言，上述兩步外延工藝需要兩次光刻/刻蝕工藝才能選擇性地在不同區(qū)域 上沉積不同材質(zhì)，工藝步驟復(fù)雜、耗時(shí)長(zhǎng)，并且存在多步光刻之間對(duì)準(zhǔn) 的問(wèn)題，難以適用于精細(xì)結(jié)構(gòu)的小尺寸FinFET。

發(fā)明內(nèi)容

由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種半導(dǎo)體器 件制造方法，通過(guò)選擇外延層的材質(zhì)和沉積順序，從而能夠高效率、低 成本的。

為此，本發(fā)明提供了一種半導(dǎo)體器件制造方法，包括：步驟1， 在襯底上第一區(qū)域和第二區(qū)域中形成多個(gè)鰭片結(jié)構(gòu)；步驟2，在第一 區(qū)域和第二區(qū)域中多個(gè)鰭片結(jié)構(gòu)上形成保護(hù)層；步驟3，選擇性光刻/ 刻蝕去除第二區(qū)域中的保護(hù)層，露出鰭片結(jié)構(gòu)；步驟4，在第二區(qū)域 中露出的鰭片結(jié)構(gòu)上形成第二外延層；步驟5，自對(duì)準(zhǔn)刻蝕去除第一 區(qū)域中的保護(hù)層，露出鰭片結(jié)構(gòu)；步驟6，在第一區(qū)域中露出的鰭片 結(jié)構(gòu)上形成第一外延層。

其中，第一區(qū)域?yàn)镹MOS區(qū)域，第二區(qū)域?yàn)镻MOS區(qū)域；或者，第一 區(qū)域?yàn)镻MOS區(qū)域，第二區(qū)域?yàn)镹MOS區(qū)域。