[發明專利]半導體器件

有效

• 申請號: 201410475451.0
• 申請日: 2014-09-17
• 公開（公告）號: CN104465659B
• 公開（公告）日: 2019-06-28
• 發明（設計）人: 牧幸生
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L27/11;G11C11/40
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

本發明涉及一種半導體器件。半導體器件包括位線、與位線交叉的字線、多個第一接觸圖案和多個第二接觸圖案。字線延伸以在平面圖中與位線交叉。在平面圖中，第一接觸圖案中的每一個在位線延伸的方向上伸長。在平面圖中，第二接觸圖案中的每一個在相對于位線和字線的各自延伸的方向傾斜的方向上伸長。第一接觸圖案和第二接觸圖案形成在半導體襯底的主表面上的相同的層中。

相關申請的交叉引用

包括說明書、附圖和摘要的、2013年9月17日提交的日本專利申請No.2013-191923的公開的全部內容以引用方式并入本文。

技術領域

本發明涉及半導體器件。

背景技術

隨著半導體器件的高度集成和小型化，形成半導體器件的多個精細元件被多層化以在平面圖中彼此重疊有上升趨勢。當半導體器件被多層化時，經常使用的是技術是：通過被稱為接觸插塞的導電層將形成在半導體襯底表面上的晶體管的有源區和柵電極和晶體管上方的層電耦合在一起。

具有這種接觸插塞的半導體器件的示例包括例如SRAM(靜態隨機存取存儲器)。例如，在日本未經審查的專利公開No.2004-79696(專利文獻1)中公開了為了進一步集成SRAM而共同具有SRAM和DRAM(動態隨機存取存儲器)的構造和功能的所謂高級SRAM。

相關領域文獻

專利文獻

[專利文獻1]日本未經審查的專利公開No.2004-79696

發明內容

高級SRAM包括：經由插塞耦合到驅動晶體管的柵電極的接觸圖案；經由插塞耦合到存取晶體管的源極/漏極區的接觸圖案；等。

當因半導體器件的高集成度使形成半導體器件的精細元件的尺寸和各個圖案之間的余量減小時，有可能上述接觸圖案之間的余量會減小，因此會由彼此接觸的這些接觸圖案造成短路。如果在這些接觸圖案之間造成短路，則作為半導體器件的功能會被削弱。

通過本說明書的描述和附圖，其它問題和新特征將變得清楚。

根據一個實施例，半導體器件包括半導體襯底、位線、字線、多個第一接觸圖案和多個第二接觸圖案。半導體襯底具有主表面，位線在主表面上延伸。字線在主表面上延伸，以便在平面圖中與位線交叉。第一接觸圖案中的每一個包括在平面圖中在位線延伸的方向上伸長的接觸圖案和在字線延伸的方向上伸長的接觸圖案中的至少一個。在平面圖中，第二接觸圖案中的每一個在相對于位線和字線的各自延伸的方向傾斜的方向上伸長。第一接觸圖案和第二接觸圖案形成在主表面上的相同的層中。

在一個實施例中，第二接觸圖案中的每一個在相對于位線和字線的各自延伸的方向傾斜的方向上伸長。因此，可以使第二接觸圖案中的每一個和與之相鄰的第一接觸圖案之間的距離比第二接觸圖案中的每一個在位線或字線延伸的方向上伸長的情況大。因此，可以抑制第二接觸圖案中的每一個和與之相鄰的第一接觸圖案之間出現短路，可以抑制半導體器件的功能劣化。

附圖說明

圖1是根據一個實施例的半導體器件的示意性平面圖；

圖2是根據一個實施例的形成半導體器件的存儲器單元的等效電路圖；

圖3是用于具體說明圖2中的等效電路的示意性截面圖；

圖4是示出根據一個實施例的圖3中的存儲器單元區的部分區域中的有源區、插塞層、柵極接觸和柵電極的布置的示意性平面圖；

圖5是根據一個實施例的其中圖4中示出的各個組件和位于各個組件上方的層中的位線、字線和接觸在與圖4中相同的區域中彼此重疊的示意性平面圖；