[發(fā)明專利]一種同或?異或雙軌預(yù)充電邏輯單元有效
| 申請?zhí)枺?/td> | 201410470485.0 | 申請日： | 2014-09-16 |
| 公開（公告）號： | CN104333362B | 公開（公告）日： | 2017-07-04 |
| 發(fā)明（設(shè)計）人： | 王晨旭;韓良;羅敏;李杰;陳立章;宋晨晨;逄曉;趙雷鵬 | 申請（專利權(quán)）人： | 哈爾濱工業(yè)大學(xué)（威海） |
| 主分類號： | H03K17/687 | 分類號： | H03K17/687 |
| 代理公司： | 威?？菩菍＠聞?wù)所37202 | 代理人： | 王元生 |
| 地址： | 264200 *** | 國省代碼： | 山東;37 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 雙軌 充電 邏輯 單元 | ||
技術(shù)領(lǐng)域
本發(fā)明涉及邏輯單元結(jié)構(gòu)，用于抵抗密碼芯片的差分功耗分析攻擊，屬于電路電子領(lǐng)域。
背景技術(shù)
智能卡等密碼設(shè)備在電信、金融、企業(yè)安全和政府等各種行業(yè)部門中得以廣泛應(yīng)用，其安全的重要性不言而喻。盡管密碼設(shè)備的嵌入式特性使攻擊者無法直接接觸密碼芯片中的密鑰信息，但密碼芯片工作時會泄漏一定的功耗、電磁輻射等側(cè)信道信息，差分功耗分析(Differential Power Analysis, DPA)攻擊技術(shù)利用密鑰數(shù)據(jù)與這些信息之間的相關(guān)性，通過數(shù)理統(tǒng)計等方式可分析得出密鑰的值。由于DPA攻擊的非入侵性、普適性且簡單易行等特點，其對智能卡等密碼芯片的安全性造成了嚴(yán)重威脅。抵抗DPA攻擊最基本的思想是消除密碼芯片的工作電流與其執(zhí)行算法時使用的數(shù)據(jù)的相關(guān)性。
電路級防護獨立于具體密碼算法，因此電路級防護是抗功耗攻擊的一個重要研究方向，如果能夠提出一種有效的電路結(jié)構(gòu)，各種密碼算法的安全問題便迎刃而解。DRP 邏輯是電路級防護最重要的分支，然而提前傳播效應(yīng)給 DRP邏輯造成了比較嚴(yán)重的安全威脅，通過加入同步單元的方式消除提前傳播效應(yīng)的解決方案雖然有效，但也由此帶來了極大的面積開銷，因此，如何在面積開支不大的情況下，有效解決提前傳播效應(yīng)仍然是研究人員非常關(guān)注的話題。
發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是克服上述現(xiàn)有技術(shù)的不足， 提供一種能夠有效地平衡邏輯單元內(nèi)部節(jié)點的功耗，消除內(nèi)部節(jié)點的記憶效應(yīng)，有效地解決了提前傳播效應(yīng)的影響的同或-異或雙軌預(yù)充電邏輯單元。
本發(fā)明解決上述技術(shù)問題采用的技術(shù)方案是：一種同或-異或雙軌預(yù)充電邏輯單元，基于差分傳輸管邏輯電路，由兩個單軌電路組成，分別為單軌同或邏輯電路部分和單軌異或邏輯電路部分，兩部分電路具有高度的對稱性，保證了功耗的平衡性；
所述單軌異或邏輯電路部分，由NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4和PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4以及反相器I1組成；
其中NMOS管N1源極接輸入信號a，柵極接輸入信號b；NMOS管N2源極接輸入信號，柵極接輸入信號；同時NMOS管N1和NMOS管N2的漏極短接；
PMOS管P1與PMOS管P2串聯(lián)，其中PMOS管P1的源極接電源VDD，柵極接輸入信號b，漏極與PMOS管P2的源極短接，PMOS管P2的柵極接輸入信號，漏極與NMOS管N1和NMOS管N2的漏極短接；
NMOS管N3柵極接輸入信號，NMOS管N4柵極接輸入信號a；NMOS管N3和NMOS管N4的源極短接，并與NMOS管N1和NMOS管N2的漏極短接；NMOS管N3和NMOS管N4的漏極短接；
PMOS管P3與PMOS管P4串聯(lián)，其中PMOS管P3的源極接電源VDD，柵極接輸入信號a，漏極與PMOS管P4的源極短接，PMOS管P4的柵極接輸入信號，漏極與NMOS管N3和NMOS管N4的漏極短接；
NMOS管N3和NMOS管N4的漏極輸入到反相器I1，反相器I1的輸出端即為輸出信號y(XOR)；
所述單軌同或邏輯電路部分，由NMOS管N1’、NMOS管N2’、NMOS管N3’、NMOS管N4’和PMOS管P1’、PMOS管P2’、PMOS管P3’、PMOS管P4’以及反相器I1’組成；
其中NMOS管N1’源極接輸入信號，柵極接輸入信號b；NMOS管N2’源極接輸入信號a，柵極接輸入信號；同時NMOS管N1’和NMOS管N2’的漏極短接；
PMOS管P1’與PMOS管P2’串聯(lián)，其中PMOS管P1’的源極接電源VDD，柵極接輸入信號b，漏極與PMOS管P2’的源極短接，PMOS管P2’的柵極接輸入信號，漏極與NMOS管N1’和NMOS管N2’的漏極短接；
NMOS管N3’柵極接輸入信號，NMOS管N4’柵極接輸入信號a； NMOS管N3’和NMOS管N4’的源極短接，并與NMOS管N1’和NMOS管N2’的漏極短接；NMOS管N3’和NMOS管N4’的漏極短接；
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