[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201410467127.4
• 申請日: 2014-09-12
• 公開（公告）號: CN105470210B
• 公開（公告）日: 2018-04-10
• 發明（設計）人: 楊儒興;魏安祺
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L23/16
• 分類號: H01L23/16;H01L21/762
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 任巖

1.一種半導體裝置的制造方法，其特征在于其包括以下步驟：

提供一半導體堆疊，該半導體堆疊具有一硬掩膜層設置在多個氧化物/多晶硅層、一氮化硅層和一個或多個介電層之上；

進行氧化物/多晶硅蝕刻，在該些氧化物/多晶硅層中形成多個高深寬比的溝槽；

削減該硬掩膜層，以暴露出該氮化硅層的多個部分；

進行臨界尺寸削減處理，借此由等離子體蝕刻該氮化硅層暴露出的該些部分；以及

進行一次或多次剝除處理以移除硬掩膜材料，從而在該些氧化物/多晶硅層中形成筆狀位線輪廓，借此避免該些高深寬比的溝槽的瓦解并促進該些高深寬比的溝槽的填充。

2.根據權利要求1所述的半導體裝置的制造方法，其特征在于其中該氧化物/多晶硅蝕刻的進行是移除覆蓋該該些氧化物/多晶硅層的一介電層中的材料，且該氧化物/多晶硅蝕刻下削該介電層。

3.根據權利要求1所述的半導體裝置的制造方法，其特征在于其中：

提供該半導體堆疊包括形成一上氧化物層于該氮化硅層之下；且

該臨界尺寸削減處理的進行在該上氧化物層和該氮化硅層形成錐狀部分。

4.根據權利要求1所述的半導體裝置的制造方法，其特征在于其中：

該一次或多次剝除處理的進行包括進行干式剝除和濕式剝除之一或多個；

該氧化物/多晶硅蝕刻的進行包括以包含NF3/CH2F2/N2的等離子體蝕刻；

該硬掩膜層的削減包括用為零的偏壓功率以CF4/O2蝕刻；

該臨界尺寸削減處理的進行包括用高的偏壓功率以C4F8/O2/Ar蝕刻；

該硬掩膜層的提供包括提供一非晶碳層；且

該一次或多次剝除處理的進行在該些氧化物/多晶硅層中形成多個筆狀位線輪廓。

5.一種半導體裝置的制造方法，其特征在于其用以在一半導體堆疊中形成無瓦解的多個高深寬比溝槽，該方法包括以下步驟：

在一基板之上的一介電層上形成多個氧化物和/或多晶硅的層，且一氧化物層覆蓋該些多晶硅和氧化物的層；

在該氧化物層上沉積一氮化硅層；

在該氮化硅層上設置多個材料層，該些材料層包括一非晶碳層；

進行蝕刻以移除該非晶碳層的一部分、該氧化物層的一部分、該氮化硅層的一部分和該些氧化物和/或多晶硅的層的多個部分，從而在該半導體堆疊中定義多個溝槽的布局；以及

在該些溝槽之間形成一個或多個筆狀結構，該筆狀結構包括錐狀的一氧化物層和圓弧錐狀的一氮化硅層，該筆狀結構用以避免該些溝槽的瓦解和促進該些溝槽的填充。

6.根據權利要求5所述的半導體裝置的制造方法，其特征在于其中：

該筆狀結構的形成更避免該些溝槽的多側彎曲和彎成弧狀，從而避免在填充過程中形成孔洞；

該些材料層的設置還包括設置一介電抗反射涂層、一底部抗反射涂層及一圖案化光阻；

該些氧化物和/或多晶硅的層包括多個交替的氧化物/多晶硅層；且

蝕刻的進行需要移除底部抗反射涂層、介電抗反射涂層、該非晶碳層的一部分、該氧化物層的一部分、該氮化硅層的一部分和該些氧化物和/或多晶硅的層的多個部分，借此該些溝槽在該半導體堆疊之中形成。

7.根據權利要求5所述的半導體裝置的制造方法，其特征在于其中：

該蝕刻的進行包括以包含的NF3/CH2F2/N2等離子體蝕刻；且

該筆狀結構的形成包括：

削減該非晶碳層，以暴露出該氮化硅層的多個部分；

進行臨界尺寸削減處理，借此削減該些溝槽的側壁并由等離子體蝕刻該氮化硅層暴露出的該些部分；

進行一次或多次剝除處理以移除高分子殘余物；

該些材料層還包括一介電抗反射涂層、一底部抗反射涂層及一圖案化光阻；且

該一次或多次剝除處理的進行包括進行干式剝除并接著進行濕式剝除。