[發明專利]改善連續時間Δ∑調制器的穩定性的系統與方法

有效

• 申請號: 201410464741.5
• 申請日: 2014-09-12
• 公開（公告）號: CN104579345B
• 公開（公告）日: 2018-06-01
• 發明（設計）人: 李棹;D·阿爾德雷德
• 申請（專利權）人: 亞德諾半導體集團
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 郭思宇

本發明涉及改善連續時間Δ∑調制器的穩定性的系統與方法。一種包括連續時間Δ∑調制器與校準邏輯的模擬數字轉換器(ADC)。校準邏輯可以在沒有中斷ADC正常工作情況的下(例如，在現場)校準連續時間Δ∑調制器的直接反饋與快閃時鐘延遲系數。因此，校準邏輯可以通過校準次優系數矯正性能與穩定性降級。

技術領域

本發明一般地涉及模擬數字轉換器(ADCs)領域，更具體地涉及到提供穩定性代碼。

背景技術

Δ∑調制器是一種模擬數字轉換器。在Δ∑調制器中，通常，有一種被稱作連續時間Δ∑調制器(CT-DSM)的特定類型。這類CT-DSM的穩定性是一個重要問題。為了控制CT-DSM的穩定性，直接反饋系數與快閃數字模擬(DAC)時間系數被廣泛使用。

直接反饋-或者有時被稱作過量循環延遲補償-被用在調制器的中心頻率不是fs/4(即，采樣頻率的四分之一)以確保環路穩定性。作為調制器中最快的反饋，直接反饋系數影響通帶外的噪聲傳遞函數(NTF)。次優直接反饋系數增加了帶外譜功率，因此降低了調制器的穩定性。由于工藝變化和制造公差，最大穩定性的最優直接反饋系數在芯片間會有所不同。

與直接反饋系數相似，快閃DAC時間系數-有時稱作快閃時鐘延遲-影響CT-DSM的帶外響應。次優快閃時鐘延遲系數導致調制器帶外頻譜峰值，這降低了系統的穩定性。

與它們的分離時間Δ∑調制器表兄弟不一樣，CT-DSM時間敏感，如果直接反饋(過量循環延遲補償)與快閃DAC時間系數設置不正確，它們會變得不穩定。由于工藝變化，這會改變最優調制器參數，性能常常以較不積極的噪聲整形的形式的犧牲以確保調制器在最大輸入時的穩定。

更穩定的調制器允許較大的最大的穩定輸入。較大的最大穩定輸入比不太穩定的調制器允許增加的最大信噪比(SNR)。或者，由于增加了的穩定性，對于不太穩定調制器的相同的最大穩定輸入功率，更穩定的調制器可以采用更積極的噪聲整形，導致增加的SNR。

無論是直接反饋系數還是快閃DAC時間系數都可以在實驗室環境中被調整。然而，因為相應的調制器的頻譜是不知道的，因此在現場很難調整這些系數。

先前為解決這個問題而設計的模塊，例如直接反饋與快閃時鐘延遲電路，使得調制器的穩定性對工藝變化不再敏感。由于仿真與實際芯片之間的固有差異，這些電路的直接反饋與快閃時間系數需要在實驗室調整以找到它們的最佳值。因此，如果這些系數不受工藝變化影響，實驗室調整值可以被用于產品版本。然而，如果這些系數對工藝變化敏感，較不積極的噪聲整形將被用以確保調制器在設計最大穩定輸入功率電平時的穩定性。

附圖說明

為了提供對本公開內容、特征與優點的更加完整的理解，結合附圖，可參考下面的描述，其中相同的標號表示相同的部件，其中：

圖1示出了根據一個實施例的現場穩定性校準技術的框圖；

圖2示出了根據一個實施例的CT-DSM的框圖；

圖3示出了直接反饋系數對噪聲整形特性的影響；

圖4示出了快閃DAC時間系數對噪聲整形特性的影響；

圖5示出了ADC的RMS輸出、最大穩定輸入與直接反饋電流的對比；

圖6示出了ADC的RMS輸出、最大穩定輸入與快閃DAC時鐘時間誤差的對比；

圖7是與當前發明的一個實施例相關的潛在操作的簡化流程圖；并且

圖8是與當前發明的一個實施例相關的潛在操作的簡化流程圖。

發明內容