[發明專利]監測介質層薄膜質量及填孔能力的測試結構

有效

• 申請號: 201410461513.2
• 申請日: 2014-09-11
• 公開（公告）號: CN104201172B
• 公開（公告）日: 2017-06-16
• 發明（設計）人: 韓坤;羅旖旎;龔斌
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 屈蘅,李時云

技術領域

本發明涉及半導體制造領域，尤其涉及一種監測介質層薄膜質量及填孔能力的測試結構。

背景技術

在半導體制造過程中，介質層的薄膜質量的好壞通常會影響整個器件的性能。因此，為了監測形成的層間介質層(ILD,Interlayer Dielectric)薄膜質量，通常會采用一種薄膜質量測試結構進行監測。請參考圖1，圖1為現有技術中用于監測薄膜質量的測試結構，也稱為第一結構，所述第一結構包括：第一測試端10，第二測試端11及分布在所述第一測試端10和第二測試端11上的通孔連線12，其中，第一測試端10和第二測試端11均為梳狀結構，并且兩者交錯排列，所述第一測試端10和第二測試端11均由層間介質層(圖1中并未示出)隔離開，在對層間介質層進行薄膜質量監測時，只需在第一測試端10和第二測試端11之間施加測試電壓，再檢測兩者之間是否存在漏電流即可知曉層間介質層薄膜質量是否良好。

隨著半導體技術的發展，半導體的集成度越來越高，特征尺寸越來越小，形成的孔洞也越來越小，對填孔能力也是一種挑戰。為了監測填充至較小孔洞內介質層的性能，通常還采用如圖2所示的監測填孔能力的測試結構對填孔進行監測，所述監測填孔能力的測試結構也稱為第二結構，所述第二結構包括：第一測試端10，第二測試端11、分布在所述第一測試端10和第二測試端11上的通孔連線12、有源區20及多晶硅層30，其中，第一測試端10、第二測試端11及多晶硅層30均為梳狀結構，第一測試端10和第二測試端11交錯排列，所述多晶硅層30與所述第一測試端10和第二測試端11相互垂直排列，所述有源區20形成在所述第一測試端10、第二測試端11梳狀結構的下方，并有淺槽隔離(圖2中未示出)隔離開。

請參考圖3，圖3為圖2中沿x方向的剖面示意圖，其中，有源區20由淺槽隔離1隔離開，通孔連線12形成在層間介質層2內，并與有源區20相連，第一測試端10和第二測試端11之間由第一金屬介質層3隔離開。請參考圖4，圖4為圖2中沿y方向的剖面示意圖，其中，在相鄰的多晶硅層30之間會填充層間介質層2，若層間介質層20在填充多晶硅層30之間的孔洞時填充不好，會造成多晶硅層30與相鄰的多晶硅層30或通孔連線12之間發生短路現象。因此，在進行層間介質層填孔能力的測試時，同樣對第一測試端10和第二測試端11之間添加測試電壓，測量兩者之間是否出現漏電流，然后再將第二結構的測試結果與第一結構的結果進行比較，從而能夠排除層間介質層薄膜質量的問題，知曉層間介質層的填孔能力是否存在問題。

由于在第二結構中，有源區20是由淺溝槽隔離1隔離開的，然而在實際監測過程中，影響第二結構的監測結果的因素還包括漏電通道造成的漏電。如圖5所示，圖5中的襯底為P阱4，襯底中形成有N型摻雜5，且N型摻雜5由淺槽隔離1隔離開，其中，N型摻雜5相當于有源區20，而漏電通道(如圖5中箭頭所示)會造成相鄰的N型摻雜5之間發生漏電，因此在第二結構中，影響監測結果的因素并不單純限于介質層薄膜質量和填孔能力兩方面因素。

因此，如何排除漏電通道對介質層薄膜質量和填孔能力的監測，成為本領域技術人員需要解決的技術問題。

發明內容

本發明的目的在于提供一種監測介質層薄膜質量及填孔能力的測試結構，能夠精確的對介質層薄膜質量及填孔能力進行測試。

為了實現上述目的，本發明提出了一種監測介質層薄膜質量及填孔能力的測試結構，包括：淺槽隔離、通孔連線、多晶硅條、具有梳狀插指的第一測試端和第二測試端，其中，所述第一測試端和第二測試端的插指交錯排列，并由金屬介質層隔離開，所述多晶硅條與所述第一測試端和第二測試端的插指相垂直，并且由層間介質層隔離開，所述通孔連線形成在所述淺槽隔離上并與所述第一測試端和第二測試端的插指相連。

進一步的，還包括有源區，所述有源區由所述淺槽隔離進行隔離，并位于所述多晶硅條的下方。

進一步的，所述多晶硅條與所述通孔連線之間的距離為芯片設計規則的最小距離。

進一步的，所述多晶硅條的線寬為芯片設計規則的最小線寬。

進一步的，所述通孔連線之間的距離為芯片設計規則的最小距離。

與現有技術相比，本發明的有益效果主要體現在：將通孔連線形成在淺槽隔離上，能夠避免出現漏電通道，多晶硅條和通孔連線之間的孔洞由層間介質層填充，通過對第一測試端和第二測試端施加電壓從而能夠精確的監測出介質層薄膜質量及填孔能力，排除漏電通道造成的干擾。

附圖說明

圖1為現有技術中用于監測薄膜質量的測試結構的結構示意圖；