[發(fā)明專利]CMOS結構的制造方法在審
| 申請?zhí)枺?/td> | 201410456374.4 | 申請日: | 2014-09-09 |
| 公開(公告)號: | CN104167391A | 公開(公告)日: | 2014-11-26 |
| 發(fā)明(設計)人: | 游步東;呂政;黃賢國;彭川 | 申請(專利權)人: | 矽力杰半導體技術(杭州)有限公司 |
| 主分類號: | H01L21/8238 | 分類號: | H01L21/8238 |
| 代理公司: | 北京成創(chuàng)同維知識產權代理有限公司 11449 | 代理人: | 蔡純;劉鋒 |
| 地址: | 310012 浙江省杭州市*** | 國省代碼: | 浙江;33 |
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| 摘要: | |||
| 搜索關鍵詞: | cmos 結構 制造 方法 | ||
技術領域
本發(fā)明涉及半導體技術,更具體地,涉及互補金屬氧化物半導體(CMOS)結構的制造方法。
背景技術
CMOS結構包括在一個半導體襯底上形成的兩種相反類型(即N型和P型)的金屬氧化物半導體場效應晶體管(MOSFET)。CMOS結構可以用于形成低功耗的邏輯電路,因此得到了廣泛的應用。基于CMOS結構的功率變換器控制芯片具有低功耗、集成度高、速度快的優(yōu)點。
為了形成CMOS結構,針對至少一種類型的MOSFET,在半導體襯底中形成阱區(qū)。在阱區(qū)中通過摻雜形成該類型的MOSFET的源/漏區(qū)。阱區(qū)的摻雜類型與其中形成的MOSFET相反,因此,阱區(qū)實際上作為該MOSFET半導體襯底。在源/漏區(qū)和溝道區(qū)之間,還形成輕摻雜漏(LDD)區(qū),以改善溝道區(qū)電場分布和抑制短溝道效應。
在常規(guī)的CMOS工藝中,用于形成不同類型的MOSFET的摻雜步驟基本上是彼此獨立的。在形成一種類型的MOSFET的摻雜區(qū)時,遮擋另一種類型的MOSFET的有源區(qū),反之亦然。因此,CMOS工藝使用大量的掩模和摻雜步驟,工藝復雜,不僅導致生產成本高,而且可能由于不同掩模之間的錯配導致產品良率低以及可靠性差。
因此,期望進一步降低CMOS工藝的成本并減少由于工藝復雜性引入的可靠性問題。
發(fā)明內容
有鑒于此,本發(fā)明的目的在于提供一種CMOS結構的制造方法,其中可以減少掩模的使用。
根據本發(fā)明,提供一種制造CMOS結構的方法,包括:在半導體襯底的第一區(qū)域上方形成第一柵疊層;在半導體襯底的第二區(qū)域上方形成第二柵疊層;以第一柵疊層和第二柵疊層作為硬掩模,注入第一類型的摻雜劑,形成第一類型的輕摻雜漏區(qū);以及采用第一掩模,以及以第二柵疊層作為硬掩模,注入第二類型的摻雜劑,形成第二類型的輕摻雜漏區(qū),其中第一掩模遮擋第一區(qū)域并且暴露第二區(qū)域,其中,在形成第二類型的輕摻雜漏區(qū)的步驟中,第二類型的摻雜劑相對于第一類型的摻雜劑過摻雜。
優(yōu)選地,其中第一柵疊層和第二柵疊層分別包括柵極導體和柵極電介質,并且柵極電介質位于柵極導體和半導體襯底之間。
優(yōu)選地,其中柵極導體由多晶硅組成。
優(yōu)選地,其中在形成第一柵疊層和第二柵疊層的步驟之后,還包括對第一柵疊層和第二柵疊層至少之一的柵極導體摻雜以改變其功函數。
優(yōu)選地,其中在形成第一柵疊層的步驟之前,還包括以下步驟至少之一:在半導體襯底的第一區(qū)域注入第二類型的摻雜劑,形成第二類型的第一阱區(qū);和在半導體襯底的第二區(qū)域注入第一類型的摻雜劑,形成第一類型的第二阱區(qū)。
優(yōu)選地,其中根據閾值電壓的需要確定第一阱區(qū)和第二阱區(qū)至少之一的摻雜濃度。
優(yōu)選地,其中在形成第一柵疊層的步驟之前,還包括:在半導體襯底中形成淺溝槽隔離,所述淺溝槽隔離限定用于第一類型的MOSFET的第一區(qū)域以及用于第二類型的MOSFET的第二區(qū)域。
優(yōu)選地,其中在形成第一柵疊層和第二柵疊層的步驟之后,以及在形成第一類型的輕摻雜漏區(qū)和第二類型的輕摻雜漏區(qū)的步驟之前,還包括在第一柵疊層和第二柵疊層的側壁上形成柵極側墻。
優(yōu)選地,其中在形成第一類型的輕摻雜漏區(qū)和第二類型的輕摻雜漏區(qū)的步驟之后,還包括在第一柵疊層和第二柵疊層的側壁上形成柵極側墻。
優(yōu)選地,其中在形成第一柵疊層和第二柵疊層的步驟之后,以及在形成第一類型的輕摻雜漏區(qū)之后和第二類型的輕摻雜漏區(qū)的步驟之前,還包括在第一柵疊層和第二柵疊層的側壁上形成柵極側墻。
優(yōu)選地,還包括:采用第二掩模,以及以第一柵疊層和柵極側墻作為硬掩模,注入第一類型的摻雜劑,形成第一類型的源/漏區(qū),其中第二掩模遮擋第二區(qū)域并且暴露第一區(qū)域,以及采用第三掩模,以及以第二柵疊層和柵極側墻作為硬掩模,注入第二類型的摻雜劑,形成第二類型的源/漏區(qū),其中第三掩模遮擋第一區(qū)域并且暴露第二區(qū)域。
優(yōu)選地,還包括:采用第一掩模,以及以第二柵疊層和柵極側墻作為硬掩模,注入第二類型的摻雜劑,形成所述第二類型的輕摻雜漏區(qū)和第二類型的源/漏區(qū),其中第一掩模遮擋第一區(qū)域并且暴露第二區(qū)域,采用第二掩模,以及以第一柵疊層和柵極側墻作為硬掩模,注入第一類型的摻雜劑,形成第一類型的源/漏區(qū),其中第二掩模遮擋第二區(qū)域并且暴露第一區(qū)域。
優(yōu)選地,還包括:從柵極側墻方向上采用傾斜的角度注入第二類型的摻雜劑,以形成所述第二類型的輕摻雜漏區(qū)。
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H01L 半導體器件;其他類目中不包括的電固體器件
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H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





