[發明專利]一種基于Tcl的FPGA交互式仿真方法

有效

• 申請號: 201410455781.3
• 申請日: 2014-09-09
• 公開（公告）號: CN104216831B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 蔡瀟
• 申請（專利權）人: 上海北大方正科技電腦系統有限公司
• 主分類號: G06F11/36
• 分類號: G06F11/36
• 代理公司: 北京君尚知識產權代理事務所(普通合伙)11200
• 代理人: 司立彬

技術領域

本發明涉及一種基于Tcl的FPGA交互式仿真方法，屬于計算機軟件技術領域。

技術背景

隨著FPGA容量和規模的日益擴大，FPGA設計的復雜度也越來越高，為了保證設計的質量，FPGA驗證工程師需要使用Verilog或者Systemverilog語言搭建驗證平臺和編寫測試用例并使用仿真工具對FPGA進行功能仿真。同時FPGA工程師需要把FPGA代碼轉化成裝載文件下載到FPGA器件中進行板級的測試。在板級測試中，FPGA工程師還需要根據軟件驅動編寫測試腳本來對FPGA進行板級測試。FPGA仿真是對FPGA的設計代碼進行驗證，這種方法的優點是能夠直接看到仿真的波形，便于FPGA工程師進行調試。FPGA板級測試是對FPGA器件進行測試，是在真實環境中的測試，但這種方法無法看到FPGA內部信號的變化狀態，不方便進行debug。由于這兩種測試方法是不同的測試環境，不同的仿真工具和驗證平臺，所以FPGA仿真的測試用例不能夠直接在板上進行測試，同樣，FPGA板上的測試腳本也無法在FPGA仿真工具上運行。這樣，FPGA的仿真驗證和板級測試無法做到一致性。如果在FPGA板級測試發現的問題，需要在FPGA仿真中編寫同樣的測試用例進行問題重現。并且，在仿真平臺和板級測試平臺開發測試同一功能的測試用例有一定重復工作。

發明內容

針對現有技術中存在的技術問題，本發明的目的在于提供一種基于Tcl的FPGA交互式仿真方法。

基于本發明創建的測試用例可以在Qustasim命令行上調用仿真平臺的task，無需編寫測試用例，可以做到實時控制仿真進程，模擬板級測試場景，減少開發和調試測試用例的工作量。該腳本語言采用Tcl語言進行編寫，Tcl屬于解釋性語言，不同于C/C++等編譯性語言，Tcl語言編寫好以后不需要通過軟件編譯就可以直接運行。Tcl語言不但在板級測試中可以使用，而且仿真工具Qustasim也有支持Tcl的PLI(ProgramLanguageInterface)，可以直接在驗證平臺里調用Tcl語句。但是verilog是硬件描述語言，執行的task都是基于時序關系的，用仿真工具驗證是有仿真時間概念的，而Tcl語句的執行并不占用仿真時間，所以在verilog中調用的Tcl命令，不會等待verilog的任務完成就會去執行下一個Tcl命令，這樣不能夠按照時間關系利用Tcl腳本來執行verilog中的task。為了實現Tcl與verilog的交互，需要有Tcl擴展命令(用C語言編寫)在Verilog調用Tcl腳本時來阻塞Tcl命令的執行來等待verilog中task的完成。附圖描述了verilog和Tcl之間的交互關系。這樣，在驗證平臺里用verilog寫的例如讀寫寄存器，發包收包等的task可以用Tcl語句進行封裝，從而可以建立起交互式仿真。在Qustasim的仿真命令行中敲入封裝好的Tcl命令，可以實時發起進行讀寫寄存器，發包收包的命令，并看到仿真結果。

本發明的技術方案為：

一種基于Tcl的FPGA交互式仿真方法，其步驟為：

1)在FPGA驗證平臺verilog中新建和初始化一個Tcl解釋器；其中，在verilog中設置寫操作b_write命令名稱、讀操作b_read命令名稱、等待操作b_wait_irq命令名稱，并建立verilog和Tcl解釋器之間的通信通道；所述Tcl解釋器中設置寫操作命令b_write、讀操作命令b_read、等待操作命令b_wait_irq，并將其分別映射到verilog中對應的寫操作任務、讀操作任務、等待操作任務；

2)在verilog中采用Tcl語言創建一測試用例；其中，該測試用例中，在每一verilog任務Tcl調用命令后，設置一阻塞Tcl命令執行的阻塞指令，用于等待verilog的任務完成后執行該測試用例中下一句Tcl命令；