[發明專利]一種基于Tcl的FPGA交互式仿真方法

有效

• 申請號: 201410455781.3
• 申請日: 2014-09-09
• 公開（公告）號: CN104216831B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 蔡瀟
• 申請（專利權）人: 上海北大方正科技電腦系統有限公司
• 主分類號: G06F11/36
• 分類號: G06F11/36
• 代理公司: 北京君尚知識產權代理事務所(普通合伙)11200
• 代理人: 司立彬

1.一種基于Tcl的FPGA交互式仿真方法，其步驟為：

1)在FPGA驗證平臺verilog中新建和初始化一個Tcl解釋器；其中，在verilog中設置寫操作b_write命令名稱、讀操作b_read命令名稱、等待操作b_wait_irq命令名稱，并建立verilog和Tcl解釋器之間的通信通道；所述Tcl解釋器中設置寫操作命令b_write、讀操作命令b_read、等待操作命令b_wait_irq，并將其分別映射到verilog中對應的寫操作任務、讀操作任務、等待操作任務；

2)在verilog中采用Tcl語言創建一測試用例；其中，該測試用例中，在每一verilog任務Tcl調用命令后，設置一阻塞Tcl命令執行的阻塞指令，用于等待verilog的任務完成后執行該測試用例中下一句Tcl命令；

3)所述Tcl解釋器調用該測試用例，對該測試用例中的命令進行執行；當Tcl解釋器收到寫操作b_write命令名稱時，Tcl解釋器通過寫操作命令b_write調用verilog中的寫操作任務，并通過所述通信通道將進行寫操作的地址和數據傳遞到verilog中，并且將Tcl進程轉移到verilog進程；當Tcl解釋器收到讀操作b_read命令名稱時，Tcl解釋器通過讀操作命令b_read調用verilog中的讀操作任務，并通過所述通信通道將進行讀操作的地址傳遞到verilog中，并且將Tcl進程轉移到verilog進程；當Tcl解釋器收到等待操作b_wait_irq命令名稱時，Tcl解釋器通過等待操作命令b_wait_irq調用verilog中的等待操作任務；

4)verilog的任務完成后將返回值通過所述通信通道返回給Tcl解釋器，并且將verilog進程轉移到Tcl的進程。

2.如權利要求1所述的方法，其特征在于所述阻塞Tcl指令用C語言編寫。

3.如權利要求1或2所述的方法，其特征在于所述返回值為整數類型；當所述返回值為正值時，Tcl解釋器順序執行該測試用例中的Tcl指令，否則結束執行該測試用例。