[發(fā)明專利]基于FPGA和DSP的高速電路板串口的調(diào)試方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201410455326.3
• 申請(qǐng)日: 2014-09-09
• 公開(kāi)（公告）號(hào): CN104200033A
• 公開(kāi)（公告）日: 2014-12-10
• 發(fā)明（設(shè)計(jì)）人: 陳興林;劉法志;劉帥;劉啟循;魏凱;張之萬(wàn);范文超;楊緒東
• 申請(qǐng)（專利權(quán)）人: 哈爾濱工業(yè)大學(xué)
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 無(wú)
• 代理人: 無(wú)

技術(shù)領(lǐng)域

本發(fā)明屬于電路板串口調(diào)試領(lǐng)域。

背景技術(shù)

串口在電路板中占了很重要的地位。傳統(tǒng)方式串口程序的調(diào)試，往往是利用專用的DSP硬件仿真器。在編寫(xiě)好程序后，利用仿真器來(lái)設(shè)置斷點(diǎn)，觀察變量和程序的流程，逐步對(duì)程序進(jìn)行調(diào)試，修正錯(cuò)誤。使用硬件仿真器的確是很有效的方法，但是也有一些缺點(diǎn)；很多仿真器不能做到完全硬件仿真，因而會(huì)造成仿真時(shí)正常，而實(shí)際運(yùn)行時(shí)出現(xiàn)錯(cuò)誤的情況；也有仿真不能通過(guò)，但是實(shí)際運(yùn)行正常的情況。

發(fā)明內(nèi)容

本發(fā)明的目的是為了解決目前的硬件仿真器對(duì)電路板串口進(jìn)行調(diào)試時(shí)易出錯(cuò)的問(wèn)題，本發(fā)明提供一種基于FPGA和DSP的高速電路板串口的調(diào)試方法。

本發(fā)明的基于FPGA和DSP的高速電路板串口的調(diào)試方法，

所述方法是基于FPGA、DSP和CPLD實(shí)現(xiàn)的，所述方法包括：

采用FPGA確定運(yùn)行DSP進(jìn)行串口調(diào)試的時(shí)序，所述時(shí)序包括接收時(shí)序和發(fā)送時(shí)序的步驟；

根據(jù)確定的時(shí)序，采用DSP實(shí)現(xiàn)串口調(diào)試的步驟；

采用CPLD為DSP和FPGA提供正常的電平范圍的步驟。

所述接收時(shí)序包括：

用于設(shè)定時(shí)鐘的輸入、高電平復(fù)位信號(hào)、RS422數(shù)據(jù)接收端和數(shù)據(jù)接收標(biāo)志位接口定義的步驟；

用于設(shè)置當(dāng)輸入信號(hào)遇到相應(yīng)邊沿時(shí)，串口信號(hào)邊沿檢測(cè)模塊檢測(cè)信號(hào)置高電平一個(gè)周期；

用于設(shè)置當(dāng)時(shí)鐘下降，波特率模塊進(jìn)行采樣數(shù)據(jù)的步驟；

用于設(shè)置空閑線檢測(cè)模塊的步驟；

用于設(shè)置狀態(tài)機(jī)，并設(shè)置根據(jù)狀態(tài)機(jī)之后的相應(yīng)處理的步驟。

所述接收時(shí)序包括：

用于設(shè)定時(shí)鐘的輸入、高電平復(fù)位信號(hào)、RS422數(shù)據(jù)接收端和數(shù)據(jù)接收標(biāo)志位接口定義的步驟；

用于設(shè)置當(dāng)輸入信號(hào)遇到相應(yīng)邊沿時(shí)，串口信號(hào)邊沿檢測(cè)模塊檢測(cè)信號(hào)置高電平一個(gè)周期；

用于設(shè)置當(dāng)時(shí)鐘下降，波特率模塊進(jìn)行采樣數(shù)據(jù)的步驟；

用于設(shè)置空閑線檢測(cè)模塊的步驟；

用于設(shè)置狀態(tài)機(jī)，并設(shè)置根據(jù)狀態(tài)機(jī)之后的相應(yīng)處理的步驟；

用于讀寫(xiě)信號(hào)設(shè)定，并發(fā)送數(shù)據(jù)的步驟。

采用DSP實(shí)現(xiàn)串口調(diào)試的工作過(guò)程：

用于根據(jù)設(shè)定的發(fā)送地址，向串口發(fā)送相應(yīng)的測(cè)試數(shù)據(jù)的步驟；

用于接收串口返回的數(shù)據(jù)，并確定返回?cái)?shù)據(jù)的地址的步驟；

用于通過(guò)CCS軟件自帶的觀測(cè)窗口查看串口返回的數(shù)據(jù)的步驟。

本發(fā)明的有益效果在于，發(fā)明的方法簡(jiǎn)單方便，能夠比較通用的用于高速電路板的調(diào)試操作中，不需要繁瑣的串口調(diào)試工具等措施，且不易出錯(cuò)。

附圖說(shuō)明

圖1為本發(fā)明的工作原理示意圖。

具體實(shí)施方式

具體實(shí)施方式一：結(jié)合圖1說(shuō)明本實(shí)施方式，本實(shí)施方式所述的基于FPGA和DSP的高速電路板串口的調(diào)試方法，

所述方法是基于FPGA、DSP和CPLD實(shí)現(xiàn)的，所述方法包括：

采用FPGA確定運(yùn)行DSP進(jìn)行串口調(diào)試的時(shí)序，所述時(shí)序包括接收時(shí)序和發(fā)送時(shí)序的步驟；

根據(jù)確定的時(shí)序，采用DSP實(shí)現(xiàn)串口調(diào)試的步驟；

采用CPLD為DSP和FPGA提供正常的電平范圍的步驟。

本實(shí)施方式中，CPLD的作用是為DSP和FPGA提供正常的電平范圍，包括：

定義各種端口，如與FPGA的連接線等。

編寫(xiě)高低電平的轉(zhuǎn)換程序，為FPGA與VME總線提供外部運(yùn)行的條件。

具體實(shí)施方式二：本實(shí)施方式是對(duì)具體實(shí)施方式一所述的基于FPGA和DSP的高速電路板串口的調(diào)試方法的進(jìn)一步限定，所述接收時(shí)序包括：

用于設(shè)定時(shí)鐘的輸入、高電平復(fù)位信號(hào)、RS422數(shù)據(jù)接收端和數(shù)據(jù)接收標(biāo)志位接口定義的步驟；

用于設(shè)置當(dāng)輸入信號(hào)遇到相應(yīng)邊沿時(shí)，串口信號(hào)邊沿檢測(cè)模塊檢測(cè)信號(hào)置高電平一個(gè)周期；

用于設(shè)置當(dāng)時(shí)鐘下降，波特率模塊進(jìn)行采樣數(shù)據(jù)的步驟；

用于設(shè)置空閑線檢測(cè)模塊的步驟；

用于設(shè)置狀態(tài)機(jī)，并設(shè)置根據(jù)狀態(tài)機(jī)之后的相應(yīng)處理的步驟。

具體實(shí)施方式三：本實(shí)施方式是對(duì)具體實(shí)施方式二所述的基于FPGA和DSP的高速電路板串口的調(diào)試方法的進(jìn)一步限定，

所述接收時(shí)序包括：：

用于設(shè)定時(shí)鐘的輸入、高電平復(fù)位信號(hào)、RS422數(shù)據(jù)接收端和數(shù)據(jù)接收標(biāo)志位接口定義的步驟；

用于設(shè)置當(dāng)輸入信號(hào)遇到相應(yīng)邊沿時(shí)，串口信號(hào)邊沿檢測(cè)模塊檢測(cè)信號(hào)置高電平一個(gè)周期；