[發明專利]封裝體疊層模塊

在審

• 申請號: 201410453674.7
• 申請日: 2014-09-05
• 公開（公告）號: CN104733448A
• 公開（公告）日: 2015-06-24
• 發明（設計）人: 鄭丁太
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/31
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 呂俊剛;宋教花

相關申請的交叉引用

本申請要求于2013年12月19日在韓國知識產權局提交的韓國申請No.10-2013-0159075的優先權，該申請全文以引用方式并入本文。

技術領域

本公開的實施方式涉及半導體封裝件，并且更具體地說，涉及封裝體疊層模塊、包括該封裝體疊層模塊的電子系統以及包括該封裝體疊層模塊的存儲卡。

背景技術

隨著電子工業的發展，對更快速、更小和高性能的電子元件的需求在逐漸增大。相應地，半導體封裝技術持續發展。例如，多個半導體芯片可堆疊在單個封裝件基板上，以形成多芯片堆疊式封裝件，或者多個半導體封裝件可堆疊以形成封裝體疊層(PoP，package-on-package)模塊。在PoP模塊中，堆疊式半導體封裝件中的每一個可包括其上安裝有至少一個半導體芯片的封裝件基板。這樣，在減小PoP模塊的厚度方面可導致困難。

為了減小PoP模塊的厚度，其中半導體封裝件中的每一個可利用薄半導體芯片形成。然而，這種半導體封裝件可容易翹曲。PoP模塊中的半導體封裝件的翹曲可在諸如焊料球之類的連接構件(其在半導體封裝件之間提供電連接)中產生應力。結果，在半導體封裝件與連接構件之間的界面處可形成裂紋，并且所述裂紋可降低PoP模塊的可靠性。

發明內容

各個實施方式涉及封裝體疊層(PoP)模塊、包括該PoP模塊的電子系統和包括該PoP模塊的存儲卡。

根據一些實施方式，一種封裝體疊層(PoP)模塊包括下封裝件和該下封裝件上的上封裝件。下封裝件包括下基板和設置在下基板的上表面上方的下芯片。上封裝件包括上基板、設置在上基板的上表面上方的多個上芯片和設置在所述多個上芯片上方的上模制構件。上模制構件被劃分為通過溝槽彼此分離的至少兩個部分。

所述第一方向和所述第二方向可以基本彼此垂直。

所述溝槽可包括位于所述多個上芯片中的兩個上芯片之間的第一溝槽和位于所述多個上芯片中的兩個上芯片之間的第二溝槽；并且，所述第一溝槽和所述第二溝槽可分別沿著所述第二方向和所述第一方向取向。

根據另一實施方式，一種封裝體疊層(PoP)模塊包括下封裝件和該下封裝件上的上封裝件。下封裝件包括下基板和設置在下基板的上表面上方的下芯片。上封裝件包括上基板、設置在上基板的上表面上方的多個上芯片和覆蓋所述多個上芯片的上模制構件。上模制構件被劃分為通過第一溝槽和第二溝槽彼此分離的三個部分。第一溝槽布置為鄰近于上芯片的第一側，并且第二溝槽布置為鄰近于上芯片的與第一側相反的第二側。

所述PoP模塊還可包括設置在所述下基板與所述上基板之間的連接構件。

所述連接構件可包括焊料球。

所述多個上芯片可沿著基本垂直于所述上基板的上表面的豎直方向堆疊。

所述第一溝槽和所述第二溝槽可劃分所述上模制構件，以使得經劃分的上模制構件可沿著第一方向排列。

所述經劃分的上模制構件可包括覆蓋所述多個上芯片的第一上模制構件、位于所述第一上模制構件的第一側的第二上模制構件和位于所述第一上模制構件的與所述第一側相反的第二側的第三上模制構件。

所述第二上模制構件可沿著第一方向的寬度基本等于所述第三上模制構件沿著第一方向的寬度。

所述第一溝槽和所述第二溝槽可沿著基本垂直于所述第一方向的第二方向延伸。

所述PoP模塊還可包括分別設置在所述第一溝槽和所述第二溝槽中的第一緩沖層和第二緩沖層。

所述第一緩沖層和所述第二緩沖層可包括聚合物材料。

根據另一實施方式，一種封裝體疊層(PoP)模塊包括下封裝件、上封裝件和支承肋。下封裝件包括下基板和設置在下基板的上表面上方的下芯片。上封裝件包括設置在下芯片上方的上基板、設置在上基板的上表面上方的多個上芯片和設置在所述多個上芯片上方的上模制構件。支承肋附著于上基板的下表面以及下基板的側壁。

根據另一實施方式，一種電子系統包括存儲器和與存儲器連接的控制器。存儲器或控制器包括下封裝件和該下封裝件上的上封裝件。下封裝件包括下基板和設置在下基板的上表面上方的下芯片。上封裝件包括上基板、設置在上基板的上表面上方的多個上芯片和設置在所述多個上芯片上方的上模制構件。上模制構件被劃分為通過溝槽彼此分離的至少兩個部分。