[發明專利]浮點加法器電路

有效

• 申請號: 201410452196.8
• 申請日: 2014-09-05
• 公開（公告）號: CN104423926B
• 公開（公告）日: 2018-05-22
• 發明（設計）人: T·柴可夫斯基
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G06F7/485
• 分類號: G06F7/485
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 趙蓉民;李英

1.一種用于在集成電路上執行浮點運算的方法，其包含：

接收具有第一指數以及第一尾數的第一浮點數、具有第二指數以及第二尾數的第二浮點數，以及具有第三指數以及第三尾數的第三浮點數，其中所述第一、第二以及第三尾數中的每一個都具有給定精度；

利用所述集成電路上的位擴展電路，增大所述第一、第二以及第三尾數的所述給定精度至較大數目，以產生相對應的第一、第二以及第三經擴展尾數，其中所述較大數目至少是所述給定精度的兩倍；

利用所述集成電路上的移位電路，將所述第一、第二以及第三經擴展尾數右移以產生第一、第二以及第三經移位尾數；以及

利用加法器，計算所述第一、第二以及第三經擴展尾數的總和。

2.根據權利要求1所述的方法，其中將所述第一、第二以及第三經擴展尾數右移包含：

比較所述第一、第二以及第三指數以識別主指數，其中所述主指數至少等于所述第一、第二以及第三指數中的每一個。

3.根據權利要求2所述的方法，其進一步包含：

響應于將所述第三指數識別為所述主指數，從所述主指數中減去所述第一指數以計算第一數目的位并且從所述主指數中減去所述第二指數以計算第二數目的位。

4.根據權利要求3所述的方法，其中將所述第一、第二以及第三經擴展尾數右移包含：

將所述第一經擴展尾數右移所述第一數目的位以產生所述第一經移位尾數；

將所述第二經擴展尾數右移所述第二數目的位以產生所述第二經移位尾數；以及

將所述第三經擴展尾數用作所述第三經移位尾數。

5.根據權利要求2所述的方法，其進一步包含：

基于在所述總和中前導一的位置確定調整數目；

基于所述調整數目將所述總和右移一定數目的位以產生經調整總和；以及

將所述調整數目加到所述主指數上以計算經調整指數。

6.根據權利要求5所述的方法，其進一步包含：

確定所述經調整總和的前導零的數目；

基于所述前導零的數目將所述經調整總和左移一定數目的位；以及

從所述經調整指數中減去所述前導零的數目。

7.根據權利要求1所述的方法，其中增大所述第一、第二以及第三尾數的所述給定精度包含：

將一定數目的溢出位插入到所述第一、第二以及第三尾數中的每一個中，其中所述溢出位的數目是基于待添加的尾數的數目；以及

將舍入位、保護位以及粘滯位串接到所述第一、第二以及第三尾數中的每一個上以產生第一、第二以及第三經部分擴展尾數。

8.一種執行浮點運算的電路，其包含：

至少三個輸入端，其中所述輸入端中的每一個接收具有指數以及給定精度的尾數的浮點數；

位擴展電路，所述位擴展電路接收來自所述輸入端的所述浮點數并且為所接收到的浮點數中的每一個產生至少兩倍的所述給定精度的經擴展尾數；以及

中間移位級，所述中間移位級接收來自所述位擴展電路的具有所述經擴展尾數的所述浮點數并且基于所述接收到的浮點數的所述經擴展尾數以及所述指數產生經移位尾數；以及

具有輸入端以及輸出端的浮點處理電路，所述浮點處理電路在所述輸入端處接收來自所述中間移位級的具有所述經擴展尾數的所述浮點數并且在所述輸出端處產生所述浮點數的總和。

9.根據權利要求8所述的電路，其進一步包含：

規格化電路，所述規格化電路接收來自所述浮點處理電路的所述總和并且根據要求隱含前導位的標準來轉換所述總和。

10.根據權利要求8所述的電路，其中所述位擴展電路將一定數目的尾隨零添加到所述浮點數中每一個的所述尾數上，并且其中所述尾隨零的數目是基于所述給定精度。

11.根據權利要求10所述的電路，其中所述位擴展電路將一定數目的前導零添加到所述浮點數中的每一個的所述尾數上以防止溢出。