[發明專利]浮點加法器電路

有效

• 申請號: 201410452196.8
• 申請日: 2014-09-05
• 公開（公告）號: CN104423926B
• 公開（公告）日: 2018-05-22
• 發明（設計）人: T·柴可夫斯基
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G06F7/485
• 分類號: G06F7/485
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 趙蓉民;李英

本發明涉及浮點加法器電路。提供執行涉及至少三個浮點數的浮點加法或減法運算的集成電路。所述浮點數的預處理是通過動態擴展尾數位的數目、確定具有最大指數的浮點數，以及使其它浮點數的尾數右移來進行的。每個經擴展尾數具有進入所述浮點運算的所述尾數的位數的至少兩倍數目的位數。準確的位擴展取決于待添加的浮點數的數目。具有小于所述最大指數的指數的所有浮點數的尾數右移。右移位的數目取決于所述最大指數與相應的浮點指數之間的差值。

本申請主張2013年9月5日提交的14/019,196號美國專利申請案的優先權，所述申請案以全文引用的方式并入本文中。

技術領域

本發明涉及在集成電路中執行浮點算術運算，并且更確切地說涉及用于浮點運算的動態位擴展以及移位技術。

背景技術

浮點運算通常根據IEEE754標準來實施，所述標準將浮點數定義為具有符號、尾數以及指數，其中要求總是對尾數進行規格化，因為所述標準隱含前導“1”。然而，就電路面積以及操作時延而言，執行規格化可能是昂貴的。一些浮點運算還要求將浮點數操作數作為浮點運算的一部分進行操縱。例如，浮點加法以及減法要求浮點數操作數的尾數對準，其方式為使得浮點數操作數的指數相等。

其中若干浮點運算順序執行(例如，在加法器樹中)的情形頻繁出現。此類順序執行的運算要求對通過第一加法器級產生的尾數進行規格化，隨后使進入第二加法器級的尾數對準。

發明內容

本發明涉及具有改進的浮點運算能力的集成電路。集成電路可以具有執行浮點運算的電路。此電路可以接收具有第一指數以及第一尾數的第一浮點數、具有第二指數以及第二尾數的第二浮點數，以及具有第三指數以及第三尾數的第三浮點數。第一、第二以及第三尾數中的每一個可以具有給定精度。所述電路可以將第一、第二以及第三尾數的給定精度擴展到較大數目以產生第一、第二以及第三經擴展尾數。較大數目可以至少大于或等于給定精度。所述電路可以進一步將第一、第二以及第三經擴展尾數右移以產生第一、第二以及第三經移位尾數并且計算第一、第二以及第三經移位尾數的總和。

應了解，本發明可以用許多方式來實施，例如程序、設備、系統、裝置，計算機可讀介質上的指令。下文描述本發明的若干發明性實施例。

在某些實施例中，當將第一、第二以及第三經擴展尾數向右移位時，上述電路可以比較第一、第二以及第三指數以確定主指數。主指數可以等于選定的指數，所述選定的指數大于或等于第一、第二以及第三指數中的每一個。響應于確定第三指數是主指數，電路可以從主指數中減去第一指數以產生第一位數目并且從主指數中減去第二指數以產生第二位數目。

在其它情況下，電路可以進一步將第一經擴展尾數右移第一位數目以產生第一經移位尾數、將第二經擴展尾數右移第二位數目以產生第二經移位尾數，并且將第三經擴展尾數提供為第三經移位尾數。

本發明的另外特征、其性質以及各種優點將從附圖以及以下對優選實施例的詳細描述中更加清楚可見。

附圖說明

圖1是根據本發明的實施例的說明性集成電路的圖示。

圖2是根據本發明的實施例的說明性單精度浮點數的圖示。

圖3是根據本發明的實施例的兩個說明性連續浮點加法器級的圖示。

圖4A是根據本發明的實施例的基于兩個浮點數的相應指數的大小來路由所述兩個浮點數的說明性電路的圖示。

圖4B是根據本發明的實施例的基于四個浮點數的相應指數的大小來路由所述四個浮點數的說明性電路的圖示。

圖5是根據本發明的實施例的通過動態位擴展產生的說明性經擴展尾數的圖示。

圖6是根據的本發明的實施例的使浮點數的尾數對準的說明性移位技術的圖示。