[發(fā)明專利]一種帶隙基準電壓源電路和集成電路

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• 申請?zhí)枺?/td>: 201410448576.4
• 申請日: 2014-09-04
• 公開（公告）號: CN105468071A
• 公開（公告）日: 2016-04-06
• 發(fā)明（設計）人: 陳春鵬
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

1.一種帶隙基準電壓源電路，包括：核心電路、啟動電路和修 調(diào)電路，其中，所述修調(diào)電路位于核心位置，用于補償所述核心電路 中與電壓輸出端連接的雙極型晶體管的射極電流，所述修調(diào)電路包括 用于復制電流的鏡像電流管以及用于控制所述復制電流導通與關斷 的開關管。

2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述開關管控制 電壓通過額外的數(shù)字單元來實現(xiàn)。

3.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述核心電路包 括第一PMOS管、第二PMOS管、第三PMOS管、運算放大器、第 一電阻、第二電阻、第一PNP管、第二PNP管和第三PNP管。

4.根據(jù)權(quán)利要求3所述的電路，其特征在于，

所述第一PMOS管的源極、所述第二PMOS管M1的源極和所 述第三PMOS管M2的源極均連接電源VDD；

所述第一PMOS管的柵極、所述第二PMOS管的柵極和所述第 三PMOS管的柵極均連接在一起并與所述運算放大器的輸出端連接；

所述第一PNP管的基極和集電極、所述第二PNP管的基極和集 電極以及所述第三PNP管的基極和集電極均與地信號連接；

所述第一PNP管的射極通過所述第一電阻與所述運算放大器的 第一輸入端連接；

所述第二PNP管的射極與所述第二PMOS管的漏極均與所述運 算放大器的第二輸入端連接；

所述第三PNP管的射極通過所述第二電阻與所述第三PMOS管 的漏極連接引出電壓輸出端。

5.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述修調(diào)電路為 3比特修調(diào)電路。

6.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述修調(diào)電路包 括第一鏡像PMOS管、第二鏡像PMOS管和第三鏡像PMOS管，以 及第一開關管、第二開關管和第三開關管。

7.根據(jù)權(quán)利要求6所述的電路，其特征在于，

所述第一鏡像PMOS管、所述第二鏡像PMOS管和所述第三鏡 像PMOS管的源極均連接電源VDD；

所述第一鏡像PMOS管、所述第二鏡像PMOS管和所述第三鏡 像PMOS管的柵極均連接所述運算放大器的輸出端；

所述第一鏡像PMOS管的漏極與所述第一開關管的源極連接；

所述第二鏡像PMOS管的漏極與所述第二開關管的源極連接；

所述第三鏡像PMOS管的漏極與所述第三開關管的源極連接；

所述第一開關管、所述第二開關管和所述第三開關管的柵極分別 連接第一控制信號、第二控制信號和第三控制信號；

所述第一開關管、所述第二開關管和所述第三開關管的漏極均連 接所述第三PNP管的射極。

8.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述啟動電路包 括第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管和 第二NMOS管。

9.根據(jù)權(quán)利要求8所述的電路，其特征在于，

所述第四PMOS管的源極連接電源VDD，所述第四PMOS管的 漏極連接第五PMOS管的源極；

所述第五PMOS管的漏極連接所述第六PMOS管的源極；

所述第六PMOS管的漏極、所述第一NMOS管的漏極和所述第 二NMOS管的柵極電連接；

所述第一NMOS管的源極和所述第二NMOS管的源極均接地， 所述第一NMOS管的柵極連接所述電壓輸出端；

所述第二NMOS管的漏極連接所述運算放大器的輸出端；

所述第四PMOS管、所述第五PMOS管、所述第六PMOS管的 柵極均接地。

10.一種集成電路，其特征在于，包括權(quán)利要求1-9任一項所述 的帶隙基準電壓源電路。