[發明專利]半導體裝置的制造方法及半導體裝置

有效

• 申請號: 201410444562.5
• 申請日: 2014-09-03
• 公開（公告）號: CN104916551B
• 公開（公告）日: 2019-02-15
• 發明（設計）人: 佐藤隆夫
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L23/28
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本發明涉及半導體裝置的制造方法及半導體裝置，其提供一種尺寸較小的半導體裝置。對半導體基板的表面格子狀的形成槽，在半導體基板上的由槽包圍的區域通過積層復數個半導體芯片而形成積層體，且在由槽包圍的區域形成覆蓋復數個半導體芯片間及復數個半導體芯片的側面的第1密封樹脂層，對應積層體而分離半導體基板，以半導體芯片位于配線基板側的方式將積層體搭載在配線基板上，在配線基板上形成密封積層體的第2密封樹脂層，且對應積層體而分離配線基板，在形成第1密封樹脂層之后且分離配線基板之前，自半導體基板的、形成有積層體面的反面，沿厚度方向磨削半導體基板的一部分。

[相關申請案]

本申請案享有以日本專利申請案2014-52716號(申請日：2014年3月14日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

實施方式的發明涉及一種半導體裝置的制造方法及半導體裝置。

背景技術

近年來，伴隨著通信技術或信息處理技術的發展，要求半導體裝置的小型化及高速化。為應對此，在半導體裝置中推進以如下為目的的半導體封裝的開發，即，通過積層有復數個半導體芯片的三維安裝而縮短零件間的配線的長度來應對動作頻率的增大，且提高安裝面積效率。

例如，在NAND(與非)型閃速存儲器等半導體裝置中，自小型化及高速化的觀點考慮，提出有在同一配線基板積層存儲器控制器與存儲器芯片的三維安裝構造。作為三維安裝構造，例如有利用TSV(Through Silicon Via，硅通孔)方式的積層構造。

在制造利用TSV方式的積層構造的半導體裝置時，通過在導線架等金屬板上積層復數個半導體芯片，且使用貫通半導體芯片的貫通電極進行半導體芯片間的電性連接而形成積層體，并通過底部填充樹脂密封半導體芯片間。其后，使積層體與配線基板貼合。進而，通過填充密封樹脂而密封積層體，在配線基板形成外部連接端子之后，進行切割而對應積層體來分離配線基板。

在利用底部填充樹脂的密封步驟中，為了不使用以密封某一積層體的底部填充樹脂擴散至鄰接的其他積層體的形成區域而在金屬板上設置有密封材料流出防止體，但如此會使金屬板的尺寸不得不相應地變大有設置該防止體的程度。進而，在三維安裝構造中，半導體裝置易于變厚。由此，為了縮小半導體裝置的尺寸，例如需要縮小設置積層體的基板的面積，并且使半導體裝置變薄。

發明內容

實施方式的發明所欲解決的課題在于縮小半導體裝置的尺寸。

實施方式的半導體裝置的制造方法是如下方法，即，對半導體基板的表面格子狀的形成槽，在半導體基板上的由槽包圍的區域通過積層復數個半導體芯片而形成積層體，且在由槽包圍的區域形成覆蓋復數個半導體芯片間及復數個半導體芯片的側面的第1密封樹脂層，對應積層體而分離半導體基板，以半導體芯片位于配線基板側的方式將積層體搭載在配線基板上，且在配線基板上形成密封積層體的第2密封樹脂層，對應積層體而分離配線基板，在形成第1密封樹脂層之后且分離配線基板之前，自半導體基板的形成有積層體的面的相反側的面沿厚度方向磨削半導體基板的一部分。

附圖說明

圖1是表示半導體裝置的制造方法例的流程圖。

圖2A及B是用以說明半導體裝置的制造方法例的圖。

圖3A及B是用以說明半導體裝置的制造方法例的剖面圖。

圖4A及B是用以說明半導體裝置的制造方法例的剖面圖。

圖5A及B是用以說明半導體裝置的制造方法例的剖面圖。

圖6A及B是表示半導體裝置的構造例的圖。

圖7是表示半導體裝置的制造方法例的流程圖。

圖8A及B是用以說明半導體裝置的制造方法例的剖面圖。