[發明專利]導體納米線的選擇性形成

在審

• 申請號: 201410440487.5
• 申請日: 2014-09-01
• 公開（公告）號: CN105304555A
• 公開（公告）日: 2016-02-03
• 發明（設計）人: 彭兆賢;李香寰;眭曉林
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明涉及集成電路的形成，更具體地，涉及導體納米線的選擇性形成。

背景技術

在集成電路的形成中，半導體器件形成在半導體襯底上，然后通過金屬層連接。

通常情況下，金屬層的形成工藝包括形成金屬間電介質(IMD)，在IMD中形成溝槽和通孔開口，以及在溝槽和通孔開口中填充金屬材料以分別形成金屬線和通孔。然而，隨著集成電路不斷按比例縮小，上述工藝存在缺陷。在水平尺寸(例如，相鄰的多晶硅線之間的多晶硅至多晶硅(poly-to-poly)節距)持續縮小的同時，金屬線和通孔的尺寸減小。然而，IMD的厚度沒有相應地以與金屬線和通孔的寬度相同的縮減比例減小。因此，金屬線和通孔的高寬比增大，從而導致金屬層的形成越來越困難。

集成電路的按比例縮小產生了若干個問題。首先，在溝槽和通孔開口中不引起縫洞(空隙)的情況下，填充溝槽和通孔開口越來越困難。此外，當金屬線和通孔的橫向尺寸減小時，縫洞尺寸不會成比例地減小。這不僅會引起金屬線和通孔中用于傳導電流的有效面積不成比例地減小，還會導致隨后形成的蝕刻停止層和金屬線落入縫洞內，從而導致可靠性問題。因此，用于形成金屬線和通孔的工藝窗口變得越來越窄，并且金屬線和通孔的形成已成為集成電路的按比例縮小的瓶頸。

發明內容

為了解決現有技術中的問題，本發明提供了一種方法，包括：蝕刻芯軸層以形成芯軸帶；在所述芯軸帶的側壁上選擇性地沉積金屬線，其中，在所述選擇性地沉積期間，通過介電掩模來掩蔽所述芯軸帶的頂面；去除所述芯軸層和所述介電掩模；用介電材料填充所述金屬線之間的間隙；在所述介電材料中形成通孔開口，所述金屬線的頂面暴露于所述通孔開口；以及用導電材料填充所述通孔開口以形成通孔。

在上述方法中，其中，蝕刻所述芯軸層以形成所述芯軸帶包括：蝕刻含硅層以形成含硅帶。

在上述方法中，其中，選擇性地沉積所述金屬線包括：選擇性地沉積銅、鎢、鋁或它們的合金。

在上述方法中，其中，所述方法還包括：在所述芯軸層上方形成介電掩模層，其中，蝕刻所述介電掩模層以形成所述介電掩模。

在上述方法中，其中，選擇性地沉積所述金屬線包括化學汽相沉積。

在上述方法中，其中，填充所述通孔開口包括化學汽相沉積。

在上述方法中，其中，所述方法還包括：在蝕刻所述芯軸層之前，在介電蝕刻停止層上方形成所述芯軸層，其中，在蝕刻所述芯軸層之后，暴露所述介電蝕刻停止層。

在上述方法中，其中，在蝕刻所述芯軸層之后，暴露位于所述芯軸層下面的導電部件，并且其中，所述金屬線位于所述導電部件上方并且與所述導電部件接觸。

根據本發明的另一方面，提供了一種方法，包括：形成蝕刻停止層；在所述蝕刻停止層上方形成芯軸層；在所述芯軸層上方形成介電掩模層；使用相同的蝕刻掩模蝕刻所述介電掩模層和所述芯軸層以分別形成芯軸帶和介電掩模，其中，暴露所述蝕刻停止層；在所述芯軸帶的側壁表面上選擇性地沉積金屬線，其中，所述金屬線的材料不沉積在所述介電掩模的暴露表面上和所述蝕刻停止層的暴露表面上；去除所述芯軸帶和所述介電掩模；以及用介電層填充所述金屬線之間的間隙。

在上述方法中，其中，所述介電層的頂面高于所述金屬線的頂面，并且所述方法還包括：在所述介電層中形成通孔開口，所述金屬線的頂面暴露于所述通孔開口；以及用導電材料填充所述通孔開口以形成通孔。

在上述方法中，其中，填充所述金屬線之間的間隙包括填充低k介電材料。

在上述方法中，其中，選擇性地沉積所述金屬線包括：選擇性地沉積鎢、鋁或銅。

在上述方法中，其中，蝕刻所述芯軸層以形成所述芯軸帶包括：蝕刻含硅層以形成含硅帶。

在上述方法中，其中，選擇性地沉積所述金屬線包括化學汽相沉積。

在上述方法中，其中，所述方法還包括：在去除所述芯軸帶之后并且在填充所述間隙之前，在所述金屬線的頂面和側壁上形成共形介電阻擋層。

根據本發明的又一方面，提供了一種集成電路結構，包括：第一金屬線，所述第一金屬線包括：第一傾斜側壁；和第二傾斜側壁，與所述第一傾斜側壁相對，其中，所述第一傾斜側壁和所述第二傾斜側壁向相同的第一方向傾斜；以及第一通孔，位于所述第一金屬線的頂面上方并且與所述第一金屬線的頂面接觸。