[發明專利]半導體結構的形成方法

在審

• 申請號: 201410438415.7
• 申請日: 2014-08-29
• 公開（公告）號: CN105374734A
• 公開（公告）日: 2016-03-02
• 發明（設計）人: 禹國賓
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/70
• 分類號: H01L21/70
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰;駱蘇華

技術領域

本發明涉及半導體制作領域技術，特別涉及一種半導體結構的形成方法。

背景技術

集成電路尤其超大規模集成電路的主要半導體器件是金屬-氧化物-半導 體場效應管(MOS晶體管)。隨著集成電路制作技術的不斷發展，半導體器 件技術節點不斷減小，半導體器件的幾何尺寸遵循摩爾定律不斷縮小。當半 導體器件尺寸減小到一定程度時，各種因物理極限所帶來的二級效應相繼出 現，半導體器件的特征尺寸按比例縮小變得越來越困難。其中，在半導體制 作領域中，最具挑戰性的是如何解決半導體器件漏電流大的問題。

半導體器件的漏電流大，主要是由傳統柵介質層厚度不斷減小所引起的。 當前提出的解決方法是，采用高k柵介質材料代替傳統的二氧化硅柵介質材 料，并使用金屬作為柵電極，以避免高k材料與傳統柵電極材料發生費米能級 釘扎效應以及硼滲透效應。高k金屬柵的引入，減小了半導體器件的漏電流。

盡管高k金屬柵極的引入一定程度上能夠減小半導體器件的漏電流，但 是，由于半導體器件的形成工藝難以控制，形成的半導體器件漏電流大以及 可靠性差的問題仍然存在。

發明內容

本發明解決的問題是如何形成厚度較薄且質量高的界面層，從而提高半 導體結構的電學性能以及可靠性。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供 襯底；

在所述襯底表面形成阻擋層，所述阻擋層內化學鍵能大于襯底內化學鍵 鍵能；對所述表面具有阻擋層的襯底進行氧化處理，在所述襯底表面形成界 面層，所述界面層位于襯底和阻擋層之間；刻蝕去除所述阻擋層，暴露出界 面層表面。

可選的，所述氧化處理的氧化溫度為900度至1200度。

可選的，采用快速熱氧化、爐內熱氧化、臭氧氧化或原位現場水汽生成 氧化進行所述氧化處理。

可選的，所述氧化處理中的氧經過阻擋層擴散到達襯底表面。

可選的，所述快速熱氧化工藝的工藝參數為：氧化溫度為900度至1200 度，在含氧氛圍下進行，所述含氧氛圍為O₂，O₂流量為200sccm至20000sccm， 氧化時長為10秒至120秒。

可選的，所述界面層的材料為氧化硅。

可選的，所述界面層的厚度為1埃至50埃。

可選的，所述阻擋層的材料為SiN、GeO₂、HfO₂或Al₂O₂。

可選的，采用原子層沉積工藝、化學氣相沉積工藝或爐內熱反應工藝形 成所述阻擋層。

可選的，所述阻擋層的材料為SiN時，采用原子層沉積工藝形成所述阻 擋層的工藝參數為：反應氣體包括硅源氣體和氮源氣體，其中，硅源氣體為 SiH₄或SiH₂Cl₂，氮源氣體為NH₃，硅源氣體流量為20sccm至2000sccm，氮 源氣體流量為20sccm至2000sccm，反應腔室溫度為300度至500度，反應腔 室壓強為0.2托至50托。

可選的，所述阻擋層的厚度為3埃至300埃。

可選的，刻蝕工藝對所述阻擋層的刻蝕速率大于對界面層的刻蝕速率。

可選的，還包括步驟：在所述界面層表面依次形成柵介質膜以及位于柵 介質膜表面的犧牲膜；圖形化所述犧牲膜以及柵介質膜，在所述襯底表面形 成偽柵極結構，所述偽柵極結構包括：位于襯底表面的界面層、位于界面層 表面的柵介質層、位于柵介質層表面的犧牲層；在所述偽柵極結構兩側的襯 底內形成摻雜區；在所述襯底表面形成層間介質層，且所述層間介質層頂部 與偽柵極結構頂部齊平；刻蝕去除所述犧牲層形成凹槽；形成填充滿所述凹 槽的柵電極層，所述柵電極層、柵介質層以及界面層構成柵極結構。

可選的，還包括步驟：在所述界面層表面依次形成柵介質膜以及位于柵 介質膜表面的柵電極膜；圖形化所述柵電極膜以及柵介質膜，在所述襯底表 面形成柵極結構，所述柵結構包括：位于襯底表面的界面層、位于界面層表 面的柵介質層、位于柵介質層表面的柵電極層；在所述柵極結構兩側的襯底 內形成摻雜區；在所述襯底表面形成層間介質層，且所述層間介質層頂部與 柵極結構頂部齊平。