[發明專利]半導體器件及其制備方法

有效

• 申請號: 201410424653.2
• 申請日: 2014-08-26
• 公開（公告）號: CN104201107B
• 公開（公告）日: 2017-07-11
• 發明（設計）人: 鞠韶復
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 屈蘅,李時云

技術領域

本發明涉及漏極擴展金屬氧化物半導體技術領域，特別是涉及一種半導體器件及其制備方法。

背景技術

集成電路(integrated circuit)器件包括MOS(金屬氧化物半導體)晶體管構成的電路。這種高密度電路普遍應用于各種電子產品中。許多器件要求MOS晶體管可在高壓(大于5V)下工作，為了提高器件的工作電壓，目前往往使用漏極擴展金屬氧化物半導體(Extended Drain MOS，簡稱EDMOS)器件。

如圖1所示，此為現有的EDMOS器件1的簡單示意圖。襯底10內形成有N阱11和P阱12，漏極13形成于所述N阱11中，源極14形成于所述P阱12中，襯底10還形成隔離結構15。所述襯底10上形成有一柵極21，所述柵極21分別覆蓋部分所述N阱11和部分所述P阱12。源極14緊鄰所述柵極21，漏極13與柵極21之間具有漏極擴展區16，所述漏極擴展區16上方覆蓋阻擋層30，在形成自對準多晶硅化物(salicide)的過程中阻擋在漏極擴展區16形成自對準多晶硅化物。EDMOS器件1使用N阱11，N阱11增加了漏極13與源極14之間的距離，充分提高了EDMOS器件1的工作電壓。EDMOS器件1提高提高了擊穿電壓(BVdss)，并降低了導通電阻(Rdson)，實現了擊穿電壓和導通電阻之間的權衡(trade-off)，因此，EDMOS器件1被廣泛應用于集成電路器件中。

然而，隨著半導體器件的縮小，漏極擴展區16的尺寸隨之減小，使得EDMOS器件1的擊穿電壓降低，從而不能滿足高壓工作的需要。

發明內容

本發明的目的在于，提供一種半導體器件及其制備方法，提高半導體器件的擊穿電壓，使得半導體器件的工作電壓提高。

為解決上述技術問題，本發明提供一種半導體器件的制備方法，包括：

提供一襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側形成有第一側墻；

在所述N阱中形成一凹槽，所述凹槽位于所述第一側墻背離所述柵極的一側；

在所述凹槽的側壁和所述柵極的兩側形成第二側墻，所述第一側墻位于所述第二側墻和柵極之間；以及

進行離子注入工藝，在所述P阱中形成一源極，并在所述N阱中形成一漏極，所述凹槽位于所述漏極和柵極之間。

可選的，在所述半導體器件的制備方法中，在所述凹槽的側壁和所述柵極的兩側形成第二側墻的步驟和進行離子注入工藝的步驟之間，還包括：

在所述襯底上形成一覆蓋所述凹槽的阻擋層。

可選的，在所述半導體器件的制備方法中，所述阻擋層為硅化物阻擋層。

可選的，在所述半導體器件的制備方法中，所述P阱還包含輕摻雜漏區，所述輕摻雜漏區位于所述柵極的兩側。

可選的，在所述半導體器件的制備方法中，所述第一側墻的材料為氧化物。

可選的，在所述半導體器件的制備方法中，所述第二側墻的材料為氮化物。

根據本發明的另一面，還提供一種半導體器件，包括：

襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側形成有第一側墻；

凹槽，位于所述N阱中，并位于所述第一側墻背離所述柵極的一側；

第二側墻，位于所述凹槽的側壁和所述柵極的兩側，所述第一側墻位于所述第二側墻和柵極之間；以及

源極以及漏極，所述源極位于所述P阱中，所述漏極位于所述N阱中，所述凹槽位于所述漏極和柵極之間。

可選的，在所述半導體器件中，所述襯底上還形成有一覆蓋所述凹槽的阻擋層。

可選的，在所述半導體器件中，所述阻擋層為硅化物阻擋層。

可選的，在所述半導體器件中，所述P阱還包含輕摻雜漏區，所述輕摻雜漏區位于所述柵極的兩側。

可選的，在所述半導體器件中，所述第一側墻的材料為氧化物。

可選的，在所述半導體器件中，所述第二側墻的材料為氮化物。

與現有技術相比，本發明提供的半導體器件及其制備方法具有以下優點：

在所述半導體器件及其制備方法中，在所述N阱中形成一凹槽，所述凹槽位于所述漏極和柵極之間，所述凹槽增加了源極與柵極之間載流子流動的路徑，在不增加導通電阻的前提下，有效地增加了擊穿電壓，從而提高了所述半導體器件的工作電壓。

附圖說明

圖1為現有技術中的EDMOS器件的示意圖；