[發明專利]一種半導體器件的制作方法

有效

• 申請號: 201410415560.3
• 申請日: 2014-08-21
• 公開（公告）號: CN105448832B
• 公開（公告）日: 2018-10-23
• 發明（設計）人: 于書坤;韋慶松
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 吳貴明;張永明

本申請提供了一種半導體器件的制作方法。該制作方法包括：步驟S1，在半導體襯底中設置淺溝槽隔離結構，利用淺溝槽隔離結構隔離出NMOS區和PMOS區；步驟S2，在NMOS區和PMOS區上形成柵極結構、位于柵極結構上的硬掩膜層、位于柵極結構側壁上的偏移側墻；步驟S3，在PMOS區欲形成源極區和漏極區的位置設置硅鍺部；步驟S4，在偏移側墻的裸露表面上設置主側墻；步驟S5，設置PMOS區和NMOS區的源極區、漏極區、金屬硅化物層；步驟S6，濕法刻蝕部分硬掩膜層和部分主側墻；以及步驟S7，干法刻蝕剩余的硬掩膜層和主側墻。該制作方法避免了對金屬硅化物層和/或鍺硅部的過分損傷；而且還能保證硬掩膜層的完全刻蝕。

技術領域

本申請涉及半導體制造技術領域，具體而言，涉及一種半導體器件的制作方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件為了達到更高的運算速度、更大的數據存儲量、以及更多的功能，半導體器件朝向更高的元件密度、更高的集成度方向發展。因此，互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)晶體管的柵極變得越來越細且長度變得比以往更短。然而，柵極的尺寸變化會影響半導體器件的電學性能，目前，主要通過控制載流子遷移率來提高半導體器件的電學性能。該技術的一個關鍵要素是控制晶體管溝道中的應力。比如適當控制應力，提高了載流子(n-溝道晶體管中的電子，p-溝道晶體管中的空穴)遷移率，從而提高驅動電流。其中，在CMOS器件溝道方向(longitudinal)上，張應力對NMOS電子遷移率有益，而壓應力對PMOS空穴遷移率有益；在溝道寬度方向(transverse)上的張應力對NMOS和PMOS器件的載流子遷移率均有益，而在垂直溝道平面方向(out-of-plane)的壓應力對NMOS器件電子遷移率有益，張應力則對PMOS器件遷移率有益。

目前，應用應力臨近技術的CMOS器件的常規制作工藝包括：在半導體襯底上設置淺溝槽隔離(STI)結構，利用該淺溝槽隔離結構隔離出PMOS區和NMOS區，然后在PMOS區和NMOS區上設置偽多晶硅柵極、在偽多晶硅柵極的表面設置硬掩膜層；在偽多晶硅柵極的側壁設置偏移側墻；接著設置PMOS區的硅鍺部；隨后設置主側墻；然后以主側墻限定形成離子注入區，同時作為自對準金屬硅化物阻擋層，在暴露出的源/漏區和柵極結構上形成金屬硅化物層；形成金屬硅化物層之后去除主側墻，采用應力臨近效應技術，使得CESL(通孔刻蝕停止層)應力層更加臨近溝道，有利于提高器件的性能。在上述過程中，為了限定源漏區離子注入的區域和摻雜效果，并防止在偽多晶硅柵極的肩膀(shoulder)上形成金屬硅化物，在形成金屬硅化物的過程中需要設置主側墻，而在形成層間介質層(ILD)之前，需要將主側墻全部去除。

上述所形成的硅鍺部中，因為硅、鍺具有相同的晶格結構，即“金剛石”結構，在室溫下，鍺的晶格常數大于硅的晶格常數，所以在PMOS晶體管的源、漏區形成硅鍺(SiGe)，可以引入硅和鍺硅之間晶格失配形成的壓應力，進一步提高壓應力，提高PMOS晶體管的性能。相應地，在NMOS晶體管的源、漏區形成碳硅(SiC)，可以引入硅和碳硅之間晶格失配形成的拉應力，進一步提高拉應力，提高NMOS晶體管的性能。

現有技術中，干法刻蝕和濕法刻蝕均可用于去除主側墻和柵極結構的硬掩膜層。但是無論是干法刻蝕還是濕法刻蝕，如果刻蝕時間過短，硬掩膜層和主側墻難以去除完全，尤其是NMOS區域的硬掩膜層，而殘留的硬掩膜層和主側墻將會影響后續層間介質層的沉積和CMP(化學機械拋光),進而影響偽柵極去除和金屬柵極的形成；如果刻蝕時間過長，將會損傷已經形成的金屬硅化物、源漏區的鍺硅，影響晶體管的良率。為了解決上述問題，目前一些改進的方法采用先進行干法刻蝕后進行濕法刻蝕的刻蝕方式去除上述硬掩膜層和主側墻，但是，仍然難以避免對金屬硅化物和/或鍺硅的損傷，有時甚至會加重這種損傷。

發明內容

本申請旨在提供一種半導體器件的制作方法，以解決現有技術中在去除柵極結構上方的硬掩膜層和柵極結構兩側的主側墻時對金屬硅化物造成損傷的問題。