[發明專利]具有共享PODE的標準集成電路單元的泄漏預估的系統和方法

有效

• 申請號: 201410411479.8
• 申請日: 2014-08-20
• 公開（公告）號: CN104424377B
• 公開（公告）日: 2018-02-13
• 發明（設計）人: 譚競豪;張業琦;楊國男;江哲維;王中興
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發明總體上涉及半導體領域，更具體地，涉及用于具有共享PODE的標準集成電路單元的泄漏預估的系統和方法。

背景技術

與漸減的最小部件尺寸相關的集成電路(IC)工藝限制常常有利于形成在氧化硅限定(OD)區(諸如標準單元的有源區)的邊緣上的偽多晶硅(poly)片段，即，氧化物限定邊緣上多晶硅(PODE)。PODE幫助確保適當地形成有源多晶硅指狀物，并且由于鄰近OD區邊緣的晶體管的小平面而避免了性能退化。例如，鄰接的標準單元可以包括位于兩個PODE中的有源多晶硅片段。

如果兩個標準單元彼此鄰接，諸如單元A和單元B鄰接，則將單元A的PODE和OD區與單元B的PODE和OD區分離以防止單元間的漏電流在兩個鄰接的單元之間流動。如果鄰接的標準單元具有分離的單獨的PODE和OD區域，則會發生單元內電流泄漏，而單元間漏電流基本上可以忽略。然而，分離的標準單元使用位于兩個鄰接的標準單元的OD區之間的額外空間，其相應的引起額外的IC面積補償(area penalty)。

發明內容

為解決上述問題，本發明提供了一種制造使用鄰接單元的集成電路的方法，鄰接單元具有共享的氧化物限定區邊緣上多晶硅(PODE)，該方法包括以下步驟：在多個不同單元中模擬單元間漏電流，多個不同單元中的每一個均鄰接另一個單元并且具有共享的PODE；以及基于單元間漏電流來驗證集成電路的預定可接受功耗。

該方法還包括：選擇與多個不同單元相對應的一個或者多個電路仿真模型。

該方法還包括：表征多個不同單元的單元間漏電流。

其中，表征的步驟包括：仿真氧化物限定區(OD)寬度與電壓閾值的不同組合。

其中，表征的步驟包括：仿真偽功率單元。

其中，表征的步驟包括：仿真偽非功率單元。

該方法還包括：將用于多個不同單元的單元間漏電流填入2D查找表中。

該方法還包括：從自動布局布線(APR)工具中檢索單元鄰接信息。

此外，還提供了一種產生具有鄰接單元的集成電路設計的方法，鄰接單元具有共享的氧化物限定區邊緣上多晶硅(PODE)，該方法包括以下步驟：在多個不同單元中模擬單元間漏電流，多個不同單元中的每一個都鄰接另一個單元并且具有共享的PODE；以及基于單元間漏電流來仿真集成電路設計的靜態功耗。

該方法還包括：從預定的一組電路仿真模型中選擇與多個不同單元相對應的一個或多個電路仿真模型。

該方法，還包括：表征多個不同單元的單元間漏電流。

其中，表征的步驟包括：仿真在預定的一組電路仿真模型中出現的氧化物限定區(OD)寬度和電壓閾值的不同組合。

其中，表征的步驟包括：仿真偽功率單元。

其中，表征的步驟包括：仿真偽非功率單元。

該方法還包括：將在預定的一組仿真模型中出現的多個不同單元的單元間漏電流填入2D查找表中。

該方法還包括：從自動布線布局(APR)工具中檢索單元鄰接信息。

此外，還提供了一種在具有編程處理器的計算機上執行的集成電路驗證系統，該系統包括：鄰接單元的多個單元間漏電流模型，在鄰接單元之間具有共享的氧化物限制區邊緣上多晶硅(PODE)，多個單元間漏電流模型與單元鄰接信息結合以導出預估的總靜態功耗；以及靜態功率檢測器，靜態功率檢測器將預估的總靜態功耗與集成電路的預定可接受功耗進行比較。

其中，多個單元間漏電流模型包括從一個或多個電路仿真模型預估的單元間漏電流。

其中，多個單元間漏電流模型包括氧化物限定區(OD)寬度和電壓閾值的不同組合。

其中，多個單元間漏電流模型包括具有鄰接單元的單元間漏電流的2D查找表。

附圖說明

現將結合附圖所進行的以下描述作為參考，其中：

圖1A是根據實施例的不具有PODE的鄰接標準單元的頂視圖；

圖1B是根據實施例的具有PODE的鄰接標準單元的頂視圖；

圖2A是根據實施例的不具有PODE的模擬鄰接單元的頂視圖；

圖2B是根據實施例的在源極-漏極結構中具有PODE的模擬鄰接單元的頂視圖；

圖3A是根據實施例的具有PODE的模擬偽功率單元(modeled dummy power cell)的頂視圖；

圖3B是根據實施例的具有PODE的模擬偽非功率單元(modeled dummy no power cell)的頂視圖；