[發明專利]半導體結構的雙重圖案工藝方法

有效

• 申請號: 201410411455.2
• 申請日: 2014-08-20
• 公開（公告）號: CN104425218B
• 公開（公告）日: 2017-03-15
• 發明（設計）人: 維奈·奈爾;拉爾斯·黑尼克
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/033
• 代理公司: 深圳新創友知識產權代理有限公司44223
• 代理人: 江耀純

技術領域

本發明涉及半導體工藝技術領域，特別是涉及一種不需要過多的層疊結構或是用到任何平坦化步驟的交錯式雙重圖案化工藝方法。

背景技術

在半導體工藝中，為了要將集成電路布局轉移到半導體晶圓上，集成電路布局會先以光掩膜圖形來設計形成，之后再將光掩膜圖案轉移到層結構上。然而，隨著半導體器件(如內存結構)的微型化與高積集度的需求演進，器件變得越來越微細，光掩膜的尺度也變得越來越小。

因此，業界開發出雙重圖案工藝來制作具有更小接觸窗(接觸洞)尺寸的半導體結構。盡管如此，為了獲得所要的最終圖形，工藝中會用到多重的層疊結構，因而增加了整體結構的高度，導致深寬比變大。為了制作出更精確的結構以及獲得更佳的半導體器件效能，高深寬比是需要避免的眾多工藝變數之一。

在實際的工藝中，為了獲得所需圖案，牽涉到越多的層結構即代表需要更多的制作步驟，如需要進行更多的平坦化步驟來使工藝面平整。然而，越多的工藝步驟會使整體工藝變得更為復雜、冗長且昂貴。

因此，如何減少工藝中所需的層結構數目以降低深寬比，以及如何降低工藝復雜度以減少制作成本與時間，是現在本技術領域重要的開發目標與課題。

發明內容

鑒于此，本發明提出了一種交錯式雙節距圖案工藝，其不需要形成過多的層疊結構或使用任何的平坦化步驟，因而能避免現有技術中高深寬比的問題以及其衍生出的工藝變數。

根據本發明一實施例，其提出了一種工藝方法，包含下述步驟：由下而上形成層疊的一第一層、一第二層、以及一第三層，其中第一層為碳層，第二層為抗反射介電涂布層，而第三層為抗反射層，且第二層與第三層具有良好的刻蝕選擇比。

為讓本發明的上述目的、特征及優點能更為明顯易懂，下文中特舉出數個優選實施方式，并配合附圖作詳細說明如下。

附圖說明

圖1-4描繪出根據本發明方法實施例形成接觸印刷掩膜的第一步驟的橫斷面圖；

圖5描繪出根據本發明實施例一沉積在結構上用來形成接觸印刷掩膜的第一圖案的俯視圖；

圖6-8描繪出根據本發明實施例一形成接觸印刷掩膜的步驟的橫斷面圖；

圖9描繪出根據本發明實施例一沉積在結構上用來形成接觸印刷掩膜的第二圖案的俯視圖；

圖10描繪出根據本發明實施例在結構上刻蝕出一最終圖案以形成接觸印刷掩膜的俯視圖；

圖11描繪出根據本發明實施例在結構上刻蝕出一最終圖案以形成接觸印刷掩膜的截面圖；以及

圖12描繪出根據本發明實施例在結構上刻蝕出一最終圖案以形成接觸印刷掩膜的俯視圖；

其中，附圖標記說明如下：

11?第一層

12?第二層

13?第三層

14?光刻膠層

15?氧化層

16?間隙壁

20?溝渠

34?光刻膠層

35?氧化層

36?間隙壁

40?接觸洞

具體實施方式

在下文的細節描述中，組件符號會標示在隨附的圖示中成為其中的一部分，并且以可實行所述實施例的特例描述方式來表示。這類實施例會說明足夠的細節使得所屬領域的一般技術人員得以具以實施。閱者須了解到本發明中也可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文的細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的權利要求來加以界定。

請參照圖1，如圖所示，一第一層11、一第二層12、以及一第三層13由下而上依序層疊形成。第一層11的材質可為碳，其在完成本發明所有步驟后最終將成為一具有接觸洞(窗)圖案的硬掩膜結構。第二層12為一抗反射介電涂布層(dielectric?anti-reflective?coating,DARC)，其共形地沉積在第一(碳)層11上，實質厚度介于(埃)至之間。第三層13的材料可為抗反射材料，其共形地沉積在抗反射介電涂布的第二層12上，實質厚度約為。

在本發明中，第二層12的抗反射介電涂布材料以及第三層13的抗反射材料具有不同的刻蝕速率，以達到選擇性刻蝕兩者的目的。

復參照圖1，一光刻膠層14形成在第三層13上。光刻膠層14是根據一第一圖形來圖形化，以使后續形成的間隙壁結構能構成一第一雙節距圖案，其在后續實施例中有詳細說明。