[發明專利]在FinFET器件上形成離子注入側墻保護層的方法

在審

• 申請號: 201410403748.6
• 申請日: 2014-08-15
• 公開（公告）號: CN104167363A
• 公開（公告）日: 2014-11-26
• 發明（設計）人: 桑寧波;雷通
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 王宏婧

技術領域

本發明涉及半導體制造領域，更具體地說，本發明涉及一種在FinFET器件上形成離子注入側墻保護層的方法。?

背景技術

隨著小型化系統集成度的提高，金屬氧化物半導體(MOS)器件尺寸急劇減小，器件的高集成度和超薄的柵極氧化層使得器件能夠提供更好的性能，但由于器件溝道的縮短和柵極氧化層的變薄，制造的MOS器件將會帶來一系列可靠性的問題。熱載流子效應是MOS器件的一個重要的失效機理，隨著MOS器件尺寸的日益縮小，器件的熱載流子注入效應越來越嚴重。以PMOS器件為例，溝道中的空穴，在漏源之間高橫向電場的作用下被加速，形成高能載流子，高能載流子與硅晶格碰撞，產生電離的電子空穴對，電子由襯底收集，形成襯底電流，大部分碰撞產生的空穴，流向漏極，但還有部分空穴，在縱向電場的作用下，注入到柵極中形成柵極電流，這種現象稱為熱載流子注入(HotCarrier?Injection)。熱載流子會造成硅襯底與二氧化硅柵氧界面處能鍵的斷裂，在硅襯底與二氧化硅柵氧界面處產生界面態，導致器件性能，如閾值電壓、跨導以及線性區/飽和區電流的退化，最終造成MOS器件失效。傳統的側墻刻蝕工藝：?首先是側墻沉積。接下來采用各向異性的干法刻蝕，通常刻蝕的等離子體方向為垂直于硅片表面，刻蝕后源、漏的側墻成對稱結構，然后是源、漏重摻雜以及退火工藝，源、漏形成的摻雜離子距離器件溝道的距離，由側墻的寬度所決定。?

在快速進步的半導體制造工業中，20納米以下傳統的器件已經不能滿足摩爾定律的要求，但是3D器件中的鰭式場效應晶體管(Fin-FET)可用于許多邏輯及其他應用，且整合成為各種不同的半導體裝置。Fin-FET器件一般包括具有高深寬比的半導體鰭板，在鰭板中形成晶體管的溝道及源極/漏極區。Fin-FET器件由于更高的柵極寬長比，可以更進一步的優點包括減少短溝道效應及增加電流量。?

然而目前的FinFET科技已面臨挑戰。例如通常以離子注入法形成輕摻雜漏極(lightly?doped?drain，LDD)區，在完成柵極工藝后的側墻的形成上，傳統方法除了在柵極兩側形成側墻外還會在鰭的兩側形成側墻的弊端，而鰭兩側的側墻在后續離子注入工藝中會阻擋離子的注入，使得有源區的源漏或者LDD等不能被有效參雜。?

因此，需要找到一種只在柵極兩側形成均勻覆蓋的側墻的方法。?

發明內容

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠在FinFET器件上形成離子注入側墻保護層從而只在柵極兩側形成均勻覆蓋的?側墻的方法。?

為了實現上述技術目的，根據本發明，提供了一種在FinFET器件上形成離子注入側墻保護層的方法，包括：第一步驟，在硅片上形成Fin-FET器件的鰭；第二步驟，沉積一層介質層覆蓋所述鰭作為虛擬柵極層，在虛擬柵極層上沉積硬掩模層和光刻膠進行光刻刻蝕以形成虛擬柵極；第三步驟，在柵極區域表面形成一層薄膜；第四步驟，刻蝕所述薄膜以形成覆蓋虛擬柵極側壁的側墻保護層；第五步驟，沉積柵極氧化層和柵極；第六步驟，去除虛擬柵極，保留極氧化層和柵極以及側墻保護層，并進行后續的離子注入工藝。?

優選地，硅片是外延硅或者外延鍺硅的硅片。?

優選地，在第一步驟中，鰭之間被淺溝槽結構形成有源區的隔離，隔離部分的淺溝槽用二氧化硅填充。?

優選地，在第一步驟中，鰭的頂部未被淺溝槽隔離的高度在200A到600A之間，鰭的頂部的寬度在10-60納米之間。?

優選地，在第二步驟中，虛擬柵極的介質層采用化學氣相沉積或者旋涂凝膠法生長方法，形成一層覆蓋鰭的薄膜覆蓋層，根據柵極的高度來定義薄膜覆蓋層相對于鰭的頂端的高度。?

優選地，第三步驟，所述薄膜的臺階覆蓋性高于90％。?

優選地，采用各向異性刻蝕對所述薄膜進行刻蝕，其中縱向刻蝕量高于橫向刻蝕量，虛擬柵極頂部的和鰭的頂部的薄膜被完全刻蝕掉。?

優選地，在第六步驟中，采用干法灰化工藝刻蝕去除虛擬柵極。?

通過本發明的方法避免了傳統方法除了在柵極兩側形成側墻外還會在鰭的兩側形成的側墻的弊端，采用本發明的上述方法，在形成柵極前先引入側墻，這時鰭的兩側由于有虛擬柵極的保護，在鰭的兩側不會形成不需要的側墻保護層，而只在柵極兩側形成側墻，提高了離子注入效率，并使得Fin-FET能夠高效的使用LDD等傳統的離子注入工藝，進而增加了Fin-FET的器件性能。?

附圖說明