[發(fā)明專(zhuān)利]具有第一和第二開(kāi)關(guān)器件的集成電路、半橋電路及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201410403206.9
• 申請(qǐng)日: 2014-08-15
• 公開(kāi)（公告）號(hào): CN104377198A
• 公開(kāi)（公告）日: 2015-02-25
• 發(fā)明（設(shè)計(jì)）人: S·萊奧芒;M·H·菲勒梅耶
• 申請(qǐng)（專(zhuān)利權(quán)）人: 英飛凌科技奧地利有限公司
• 主分類(lèi)號(hào): H01L27/085
• 分類(lèi)號(hào): H01L27/085;H01L27/088;H01L21/8232;H01L21/8234
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 王茂華

技術(shù)領(lǐng)域

本公開(kāi)涉及具有第一和第二開(kāi)關(guān)器件的集成電路、半橋電路及其制造方法。

背景技術(shù)

集成電路可以集成數(shù)個(gè)開(kāi)關(guān)器件。例如，集成半橋電路在相同半導(dǎo)體裸片中組合了并排布置的高壓側(cè)和低壓側(cè)開(kāi)關(guān)。需要改進(jìn)的功率開(kāi)關(guān)器件。

發(fā)明內(nèi)容

根據(jù)實(shí)施例，集成電路包括第一開(kāi)關(guān)器件以及第二開(kāi)關(guān)器件，第一開(kāi)關(guān)器件包括在半導(dǎo)體部分的第一區(qū)段中的第一半導(dǎo)體區(qū)域，第二開(kāi)關(guān)器件包括在半導(dǎo)體部分的第二區(qū)段中的第二半導(dǎo)體區(qū)域。第一和第二區(qū)段以及在半導(dǎo)體部分外的第一和第二開(kāi)關(guān)器件的電極結(jié)構(gòu)沿著垂直于半導(dǎo)體部分的第一表面的垂直軸線(xiàn)被布置。

另一實(shí)施例涉及一種制造半導(dǎo)體器件的方法。外延層生長(zhǎng)在基部襯底的處理表面上。應(yīng)用于外延層的暴露的第一表面的處理在外延層中提供第一晶體管單元，其中每個(gè)第一晶體管單元包括第一柵極電極。應(yīng)用于與第一表面相對(duì)的表面的處理提供第二晶體管單元，其中每個(gè)第二晶體管單元包括第二柵極電極。

一旦閱讀了以下詳細(xì)說(shuō)明書(shū)以及查看了附圖，則本領(lǐng)域技術(shù)人員將知曉附加的特征和優(yōu)點(diǎn)。

附圖說(shuō)明

包括附圖以提供對(duì)于本發(fā)明的進(jìn)一步理解，并且附圖包含在說(shuō)明書(shū)中并且構(gòu)成了其一部分。附圖示出了本發(fā)明的實(shí)施例并且與說(shuō)明書(shū)一起用于解釋本發(fā)明的原理。本發(fā)明的其它實(shí)施例以及預(yù)期優(yōu)點(diǎn)將易于理解，因?yàn)橥ㄟ^(guò)參考以下詳細(xì)說(shuō)明書(shū)它們變得更好理解。

圖1A是包括具有體現(xiàn)為n-FET(n溝道場(chǎng)效應(yīng)晶體管)的低壓側(cè)和高壓側(cè)開(kāi)關(guān)的半橋電路的集成電路的示意性電路圖。

圖1B是根據(jù)實(shí)施例的提供橫向n-FET作為高壓側(cè)開(kāi)關(guān)和垂直n-FET作為低壓側(cè)開(kāi)關(guān)的圖1A的集成電路的一部分的示意性截面圖。

圖1C是根據(jù)實(shí)施例的提供了橫向n-FET作為高壓側(cè)開(kāi)關(guān)和垂直n-FET作為低壓側(cè)開(kāi)關(guān)以及用于高壓側(cè)開(kāi)關(guān)的橫向圖案化本體連接的圖1A的集成電路的一部分的示意性截面圖。

圖1D是根據(jù)實(shí)施例的圖1A的集成電路的第一側(cè)的示意性平面圖。

圖1E是根據(jù)實(shí)施例的圖1A的集成電路的第二側(cè)的示意性平面圖。

圖2A是包括具有p-FET高壓側(cè)開(kāi)關(guān)和n-FET低壓側(cè)開(kāi)關(guān)的半橋電路的集成電路的示意性電路圖。

圖2B是根據(jù)實(shí)施例的提供橫向p-FET作為高壓側(cè)開(kāi)關(guān)和垂直n-FET作為低壓側(cè)開(kāi)關(guān)的圖2A的集成電路的一部分的示意性截面圖。

圖3A是根據(jù)實(shí)施例的包括處于共源共柵配置的HEMT(高電子遷移率晶體管)和n-FET的集成電路的示意性電路圖。

圖3B是根據(jù)實(shí)施例的提供垂直n-FET的圖3A的集成電路的一部分的示意性截面圖。

圖4A是包括電串聯(lián)布置的兩個(gè)HEMT的集成電路的示意性電路圖。

圖4B是圖4A的集成電路的一部分的示意性截面圖。

圖5A是在基部襯底的第一處理表面上提供輔助結(jié)構(gòu)之后、在制造包括垂直集成開(kāi)關(guān)器件的半導(dǎo)體器件的示例性方法中半導(dǎo)體襯底的一部分的示意性截面圖。

圖5B是在基部襯底上生長(zhǎng)第一外延層之后、圖5A的半導(dǎo)體襯底部分的示意性截面圖。

圖5C是在第一外延層中提供第一臨時(shí)晶體管單元之后、圖5B的半導(dǎo)體襯底部分的示意性截面圖。

圖5D是在第一外延層側(cè)上施加載體之后、圖5C的半導(dǎo)體襯底部分的示意性截面圖。

圖5E是倒轉(zhuǎn)半導(dǎo)體襯底并且去除基部襯底之后、圖5D的半導(dǎo)體襯底部分的示意性截面圖。

圖5F是在提供第二臨時(shí)晶體管單元之后、圖5E的半導(dǎo)體襯底部分的示意性截面圖。

圖5G是在形成器件連接結(jié)構(gòu)之后、圖5F的半導(dǎo)體襯底部分的示意性截面圖。

圖6A是通過(guò)在基部襯底的第一處理表面上生長(zhǎng)第一外延層之后提供垂直集成HEMT而制造集成電路的示例性方法中半導(dǎo)體襯底的一部分的示意性截面圖。

圖6B是在第一外延層上和中提供第一晶體管單元之后、圖6A的半導(dǎo)體襯底部分的示意性截面圖。

圖6C是在倒轉(zhuǎn)半導(dǎo)體襯底并且減薄基部襯底之后、圖6B的半導(dǎo)體襯底部分的示意性截面圖。

圖6D是在與第一處理表面相對(duì)側(cè)上在減薄的基部襯底上生長(zhǎng)第二外延層之后、圖6C的半導(dǎo)體襯底部分的示意性截面圖。

圖6E是在第二外延層上和中提供第二晶體管單元之后、圖6D的半導(dǎo)體襯底部分的示意性截面圖。

具體實(shí)施方式