[發明專利]高速數據錄取存儲與回放系統

無效

• 申請號: 201410388873.4
• 申請日: 2014-08-08
• 公開（公告）號: CN104155630A
• 公開（公告）日: 2014-11-19
• 發明（設計）人: 史治國;孫瑞雪;陳積明
• 申請（專利權）人: 浙江大學
• 主分類號: G01S7/02
• 分類號: G01S7/02
• 代理公司: 杭州求是專利事務所有限公司 33200
• 代理人: 林懷禹

技術領域

本發明涉及集成電路領域，尤其涉及對雷達回波信號進行高速數據錄取存儲與回放系統。

背景技術????

在集成電路領域，大多數的集成電路芯片都是數字和模擬的混合集成電路，因此不可避免的需要進行數字信號和模擬信號之間的轉換。

隨著近些年來通信技術的快速發展，越來越多的通信設備工作在很寬的頻帶上，對數據處理速度的要求也越來越快，所以如何實現數字信號和模擬信號之間的高速轉換成為集成電路領域的一個重要課題。特別是在雷達系統中，需要對雷達信號進行高精度數據采樣，采樣速率高，數據傳輸量大。目前常見的數據采集回放技術在資源利用率和處理速度方面都有所不足，不能滿足雷達系統高精度、高速率的采樣要求，數據錄取回放需要現場整機調試，需要的人力物力條件苛刻，成本高。因此高速數據錄取存儲和回放系統的設計可以大大提高整個雷達系統的實用性。

發明內容

本發明的目的在于設計一種集成高速數據錄取存儲和回放一體化的裝置，從而滿足雷達系統高精度、高速率的采樣要求，提高數據處理速度，節省系統資源，降低數據傳輸難度。

本發明采用的技術方案是：

該系統包括高速模數轉換模塊，數字信號處理模塊，海量數據存儲模塊，高速數模轉換模塊以及電源管理和時鐘管理模塊；高速模數轉換模塊將接收到的外部模擬信號進行模數轉換輸出I路和Q路兩路數字信號，轉換后的數字信號通過數字信號處理模塊存儲到海量數據存儲模塊，數字信號處理模塊再將存儲在海量數據存儲模塊中的數字信號數據按照信號特點輸出到高速數模轉換模塊，進行數模轉換并輸出回放后的模擬信號，電源管理和時鐘管理模塊分別對以上四個模塊供電和提供時鐘信號。

所述高速模數轉換模塊，包括模擬信號輸入模塊，ADC模塊；用于接收模擬信號的模擬信號輸入模塊與ADC模塊相連；模擬信號輸入模塊將輸入的單端模擬信號轉換為差分模擬信號發送給ADC模塊，ADC模塊將外部模擬信號轉換成I路和Q路兩路數字信號接數字信號處理模塊。

所述數字信號處理模塊，包括PROM配置模塊，FPGA模塊；FPGA模塊與PROM配置模塊相連，高速模數轉換模塊中的ADC模塊與FPGA模塊相連，PROM配置模塊用于存儲FPGA模塊邏輯的固化硬件程序，FPGA模塊在上電時從其中讀取數據進行配置。

所述海量數據存儲模塊，包括由多個Flash芯片組成的Flash陣列，Flash陣列與FPGA模塊總線相連進行數據的寫入和讀取操作，Flash陣列存儲高速模數轉換模塊(I)中的ADC模塊輸出的I路和Q路兩路數字信號，在掉電重新上電后無需再次重復進行A/D轉換。

所述高速數模轉換模塊，包括DAC模塊，IQ正交調制模塊；DAC模塊與IQ正交調制模塊相連，數字信號處理模塊中的FPGA模塊與DAC模塊相連，DAC模塊將數字信號處理模塊中的FPGA模塊從海量數據存儲模塊中讀出的數字信號轉換成I路和Q路兩路模擬信號，IQ正交調制模塊將DAC模塊輸出的I路和Q路兩路模擬信號進行正交調制后輸出，模擬真實的雷達信號。

所述電源管理和時鐘管理模塊，包括電源管理模塊，時鐘管理模塊；電源管理模塊負責分配電源，電源去耦以及為整個系統進行供電；時鐘管理模塊為FPGA模塊的主時鐘和配置時鐘，ADC模塊和DAC模塊的主時鐘，IQ正交調制模塊的調制頻率提供時鐘信號。

與背景技術相比，本發明具有的有益效果是：

1.?本發明將模數轉換板、數據存儲板與數模轉換板進行了合并，減少了系統的成本以及需要的FPGA數量，相比于其它高速數據系統，實現了錄取、存儲和回放一體化，節省了系統資源，降低了數據傳輸方面的難度。

2.?本發明不需要重復進行A/D轉換，即使斷電，轉換的數據也保存在Flash陣列中而不會丟失，可以實現單板調試。

3.?本發明的Flash矩陣進行了冗余設計，速度和存儲容量可以在不改變硬件設計的情況下得到較大提升，相應的提高最高數據回放速度。

附圖說明

圖1是本發明的總體原理框圖。

圖2是高速模數轉換模塊與數字信號處理模塊的連接圖。

圖3是本發明回放雷達信號數據的格式圖。

圖4是數字信號處理模塊內FPGA模塊與PROM配置模塊的連接圖。

圖5是數字信號處理模塊與海量數據存儲模塊的連接圖。

圖6是海量數據存儲模塊中的Flash模塊冗余設計的原理圖。

圖7是數字信號處理模塊與高速數模轉換模塊的連接圖。