[發(fā)明專利]高速數(shù)據(jù)錄取存儲與回放系統(tǒng)

無效

• 申請?zhí)枺?/td>: 201410388873.4
• 申請日: 2014-08-08
• 公開（公告）號: CN104155630A
• 公開（公告）日: 2014-11-19
• 發(fā)明（設(shè)計）人: 史治國;孫瑞雪;陳積明
• 申請（專利權(quán)）人: 浙江大學(xué)
• 主分類號: G01S7/02
• 分類號: G01S7/02
• 代理公司: 杭州求是專利事務(wù)所有限公司 33200
• 代理人: 林懷禹

1.高速數(shù)據(jù)錄取存儲與回放系統(tǒng)，其特征在于：該系統(tǒng)包括高速模數(shù)轉(zhuǎn)換模塊(I)，數(shù)字信號處理模塊(II)，海量數(shù)據(jù)存儲模塊(III)，高速數(shù)模轉(zhuǎn)換模塊(IV)以及電源管理和時鐘管理模塊(V)；高速模數(shù)轉(zhuǎn)換模塊(I)將接收到的外部模擬信號進行模數(shù)轉(zhuǎn)換輸出I路和Q路兩路數(shù)字信號，轉(zhuǎn)換后的數(shù)字信號通過數(shù)字信號處理模塊(II)存儲到海量數(shù)據(jù)存儲模塊(III)，數(shù)字信號處理模塊(II)再將存儲在海量數(shù)據(jù)存儲模塊(III)中的數(shù)字信號數(shù)據(jù)按照信號特點輸出到高速數(shù)模轉(zhuǎn)換模塊(IV)，進行數(shù)模轉(zhuǎn)換并輸出回放后的模擬信號，電源管理和時鐘管理模塊(V)分別對以上四個模塊供電和提供時鐘信號。

2.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲與回放系統(tǒng)，其特征在于：所述高速模數(shù)轉(zhuǎn)換模塊(I)，包括模擬信號輸入模塊，ADC模塊；用于接收模擬信號的模擬信號輸入模塊與ADC模塊相連；模擬信號輸入模塊將輸入的單端模擬信號轉(zhuǎn)換為差分模擬信號發(fā)送給ADC模塊，ADC模塊將外部模擬信號轉(zhuǎn)換成I路和Q路兩路數(shù)字信號接數(shù)字信號處理模塊(II)。

3.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲與回放系統(tǒng)，其特征在于：所述數(shù)字信號處理模塊(II)，包括PROM配置模塊，F(xiàn)PGA模塊；FPGA模塊與PROM配置模塊相連，高速模數(shù)轉(zhuǎn)換模塊(I)中的ADC模塊與FPGA模塊相連，PROM配置模塊用于存儲FPGA模塊邏輯的固化硬件程序，F(xiàn)PGA模塊在上電時從其中讀取數(shù)據(jù)進行配置。

4.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲與回放系統(tǒng)，其特征在于：所述海量數(shù)據(jù)存儲模塊(III)，包括由多個Flash芯片組成的Flash陣列，F(xiàn)lash陣列與FPGA模塊總線相連進行數(shù)據(jù)的寫入和讀取操作，F(xiàn)lash陣列存儲高速模數(shù)轉(zhuǎn)換模塊(I)中的ADC模塊輸出的I路和Q路兩路數(shù)字信號，在掉電重新上電后無需再次重復(fù)進行A/D轉(zhuǎn)換。

5.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲與回放系統(tǒng)，其特征在于：所述高速數(shù)模轉(zhuǎn)換模塊(IV)，包括DAC模塊，IQ正交調(diào)制模塊；DAC模塊與IQ正交調(diào)制模塊相連，數(shù)字信號處理模塊(II)中的FPGA模塊與DAC模塊相連，DAC模塊將數(shù)字信號處理模塊(II)中的FPGA模塊從海量數(shù)據(jù)存儲模塊(III)中讀出的數(shù)字信號轉(zhuǎn)換成I路和Q路兩路模擬信號，IQ正交調(diào)制模塊將DAC模塊輸出的I路和Q路兩路模擬信號進行正交調(diào)制后輸出，模擬真實的雷達信號。

6.根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲與回放系統(tǒng)，其特征在于：所述電源管理和時鐘管理模塊(V)，包括電源管理模塊，時鐘管理模塊；電源管理模塊負(fù)責(zé)分配電源，電源去耦以及為整個系統(tǒng)進行供電；時鐘管理模塊為FPGA模塊的主時鐘和配置時鐘，ADC模塊和DAC模塊的主時鐘，IQ正交調(diào)制模塊的調(diào)制頻率提供時鐘信號。