[發明專利]半導體裝置

有效

• 申請號: 201410386850.X
• 申請日: 2014-08-07
• 公開（公告）號: CN104348487B
• 公開（公告）日: 2018-12-14
• 發明（設計）人: 藤原正樹;森木康夫;松本陽史
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 韓峰;孫志湧

本發明涉及一種半導體裝置。提供了一種能夠精確控制內部時鐘信號周期的半導體裝置。該半導體裝置通過使用在完成了N次比較時從異步逐次逼進型ADC的順序寄存器輸出的信號，來檢測當時段從比較時段轉變為采樣時段時信號及其延遲信號是否被輸出，并且基于檢測結果，通過控制延遲電路的延遲時間來生成用于控制內部時鐘信號的周期的延遲控制信號。

相關申請的交叉引用

2013年8月7日提交的包括說明書、附圖和摘要的日本專利申請No.2013-164053的公開的全部公開內容通過引用合并于此。

技術領域

本發明涉及半導體裝置，并且適當地用于例如包括異步逐次逼近型A/D(模擬/數字)轉換器的半導體裝置。

背景技術

同步逐次逼近型A/D轉換器可以用相對簡單電路配置來實現，但是需要在A/D轉換的過程中振蕩多次的時鐘信號。然而，在高速系統芯片中，很少獲得具有系統時鐘信號的頻率幾倍至幾十倍的頻率的時鐘信號。

因此，提出了一種異步逐次逼近型A/D轉換器，該異步逐次逼近型A/D轉換器使用延遲電路通過自循環來生成內部時鐘信號，并且與內部時鐘信號同步地進行操作。例如，當延遲電路由串聯耦合的多級反相器構成時，延遲電路的延遲時間在溫度、處理、電源電壓等的條件下波動。當延遲時間過大時，內部時鐘信號的周期變得過大，并且因此，無法執行期望次數的比較操作。另外，當延遲時間過小時，外圍電路的操作無法遵循該內部時鐘。然后，日本專利特開No.2011-61597提出了一種用于利用計數器來對內部時鐘信號的下降沿的數目進行技術并且基于該計數值來控制延遲電路的延遲時間的方法。

發明內容

然而，在日本專利特開No.2011-61597中，因為對內部時鐘信號的下降沿的數目進行計數，所以無法準確地控制延遲時間(參見圖15A和圖15B)。

從對本說明書和伴隨的附圖的描述中，本發明的其他目的和新的特征將變得顯而易見。

根據實施例，通過使用在完成n次比較時從順序寄存器輸出的第n個信號，檢測當時段從比較時段轉變為采樣時段時是否輸出第n個信號，并且基于該檢測結果來控制內部時鐘信號的周期。

根據該實施例，可以準確地控制內部時鐘信號的周期。

附圖說明

圖1是示出根據本申請的第一實施例的無線通信半導體裝置的配置的框圖；

圖2是示出在圖1中示出的接收系統模擬電路的配置的電路框圖；

圖3是示出在圖2中示出的ADC的配置的框圖；

圖4是示出在圖3中示出的異步逐次逼近型ADC的配置的電路框圖；

圖5A至圖5G是示出在圖1至圖4中示出的ADC的操作的時序圖；

圖6是示出在圖4中示出的順序寄存器的配置的電路框圖；

圖7是示出在圖4中示出的位控制寄存器的配置的電路框圖；

圖8是示出在圖4中示出的內部時鐘生成電路的配置的電路框圖；

圖9是示出在圖8中示出的延遲電路的配置的電路圖；

圖10是示出在圖3中示出的延遲控制電路的操作的視圖；

圖11是示出在圖3中示出的延遲控制電路的操作的另一視圖；

圖12A至圖12F是示出在圖1至圖4中示出的ADC的延遲控制動作的時序圖；

圖13A至圖13F是示出在圖1至圖4中示出的ADC的延遲控制動作的時序圖；

圖14A和圖14B是用于圖示在圖1至圖4中示出的ADC的延遲控制的限制的時序圖；