[發明專利]半導體裝置

有效

• 申請號: 201410386850.X
• 申請日: 2014-08-07
• 公開（公告）號: CN104348487B
• 公開（公告）日: 2018-12-14
• 發明（設計）人: 藤原正樹;森木康夫;松本陽史
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 韓峰;孫志湧

1.一種半導體裝置，其包括異步逐次逼近型A/D轉換器，所述異步逐次逼近型A/D轉換器在采樣時段中對外部模擬信號進行采樣，在比較時段中生成內部時鐘信號，與所述內部時鐘信號的第一前沿至第n前沿同步地執行第一次比較至第n次比較，并且基于比較結果來將所述外部模擬信號轉換為多位數字信號，其中n是等于或者大于2的整數，

其中，所述異步逐次逼近型A/D轉換器包括順序寄存器，所述順序寄存器輸出第一信號至第n信號，所述第一信號至第n信號分別指示已經執行了所述第一次比較至所述第n次比較，

所述半導體裝置進一步包括控制電路，所述控制電路檢測在時段從所述比較時段轉變為所述采樣時段時是否輸出有所述第n信號，并且基于檢測結果來控制所述內部時鐘信號的周期。

2.根據權利要求1所述的半導體裝置，進一步包括延遲電路，所述延遲電路使所述第n信號延遲并且生成第(n+1)信號，

其中，所述控制電路檢測在時段從所述比較時段轉變為所述采樣時段時，是否分別輸出有所述第n信號和所述第(n+1)信號，并且基于檢測結果來控制所述內部時鐘信號的周期。

3.根據權利要求2所述的半導體裝置，

其中，所述控制電路：

當所述第n信號和所述第(n+1)信號二者都沒有被輸出時，減小所述內部時鐘信號的周期，

當所述第n信號和所述第(n+1)信號二者都被輸出時，增加所述內部時鐘信號的周期，并且

當所述第一信號被輸出但是第二信號還沒有被輸出時，維持所述內部時鐘信號的周期。

4.根據權利要求1所述的半導體裝置，進一步包括被串聯耦合的并且用于延遲所述第n信號的多個延遲電路，

其中，所述控制電路檢測在時段從所述比較時段轉變為所述采樣時段時，是否分別輸出有所述第n信號和所述延遲電路的輸出信號，并且基于檢測結果來控制所述內部時鐘信號的周期。

5.根據權利要求1所述的半導體裝置，

其中，所述控制電路：

當還沒有輸出所述第n信號時，減小所述內部時鐘信號的周期，并且

當輸出所述第n信號時，增加所述內部時鐘信號的周期。

6.根據權利要求1所述的半導體裝置，

其中，所述異步逐次逼近型A/D轉換器將所述外部模擬信號轉換為n位數字信號。

7.根據權利要求1所述的半導體裝置，

其中，所述第n次比較是預備比較，并且

其中，所述異步逐次逼近型A/D轉換器將所述外部模擬信號轉換為(n-1)位數字信號。

8.根據權利要求1所述的半導體裝置，

其中，所述異步逐次逼近型A/D轉換器包括內部時鐘生成電路，所述內部時鐘生成電路包括能夠控制延遲時間的延遲電路，根據從所述采樣時段到所述比較時段的轉變來生成與所述延遲時間相對應的周期的內部時鐘信號，并且響應于所述第n信號來停止所述內部時鐘信號的生成，并且

其中，所述控制電路控制所述延遲電路的延遲時間，以從而控制所述內部時鐘信號的周期。

9.根據權利要求8所述的半導體裝置，

其中，所述控制電路生成用于控制所述延遲時間的溫度計格式的延遲控制信號，并且

其中，所述延遲時間取決于所述溫度計格式的延遲控制信號而變化。

10.根據權利要求8所述的半導體裝置，

其中，所述控制電路生成用于所述控制延遲時間的二進制格式的延遲控制信號，并且

其中，所述延遲時間取決于所述二進制格式的延遲控制信號而變化。

11.根據權利要求10所述的半導體裝置，

其中，所述延遲時間的變化量對于所述二進制格式的延遲控制信號的每一位都是不同的。