[發明專利]驅動電路的延遲控制電路、驅動電路以及其操作方法

有效

• 申請號: 201410386780.8
• 申請日: 2014-08-08
• 公開（公告）號: CN105322929B
• 公開（公告）日: 2018-10-12
• 發明（設計）人: 拉塞爾·金德
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H03K17/28
• 分類號: H03K17/28
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

1.一種驅動電路，包括：

第一開關和第二開關，所述第一開關和所述第二開關串聯連接，所述第一開關包括第一控制端，所述第二開關包括第二控制端；

延遲生成電路，連接至所述第一控制端和所述第二控制端，所述延遲生成電路被配置為根據所述延遲生成電路的輸入信號和所述第一開關和所述第二開關的相繼ON時間之間的延遲而交替地導通所述第一開關和所述第二開關；以及

延遲控制電路，連接至所述第一控制端和所述第二控制端，所述延遲控制電路被配置為：

存儲所述延遲的設置，和

根據存儲的設置、所述第一控制端處的第一電壓以及所述第二控制端處的第二電壓控制所述延遲生成電路，以生成所述延遲；

所述延遲控制電路包括：

第一電路，被配置為響應于所述延遲生成電路的輸入信號從高電平狀態至低電平狀態的第一轉換，控制所述延遲生成電路以生成所述第一開關的ON時間和所述第二開關的相繼ON時間之間的第一延遲；

以及

第二電路，被配置為響應于所述延遲生成電路的輸入信號從低電平狀態至高電平狀態的第二轉換，控制所述延遲生成電路以生成所述第二開關的ON時間和所述第一開關的相繼ON時間之間的第二延遲，

其中，所述第一電路被配置為獨立于所述第二電路工作從而控制獨立于所述第二延遲的所述第一延遲。

2.根據權利要求1所述的驅動電路，其中，

所述延遲控制電路還被配置為：

根據所述第一電壓和所述第二電壓確定是否調節所述存儲的設置，

響應于調節所述存儲的設置的第一判定，調節所述存儲的設置，

以及

響應于不調節所述存儲的設置的第二判定，保持所述存儲的設置不變。

3.根據權利要求2所述的驅動電路，其中，

所述第一判定表示所述第一開關和所述第二開關的死區情況或擊穿情況，以及

所述第二判定表示所述第一開關和所述第二開關無死區情況和無擊穿情況。

4.根據權利要求1所述的驅動電路，其中，

所述延遲控制電路沒有與所述第一開關和所述第二開關之間的輸出節點直接電連接。

5.根據權利要求1所述的驅動電路，其中，

所述第一電路被配置為：

存儲所述第一延遲的第一設置，和

根據存儲的第一設置、所述第一電壓和所述第二電壓，控制所述延遲生成電路以生成所述第一延遲，以及

所述第二電路被配置為：

存儲所述第二延遲的第二設置，和

根據存儲的第二設置、所述第一電壓和所述第二電壓，控制所述延遲生成電路以生成所述第二延遲。

6.根據權利要求1所述的驅動電路，其中，所述延遲控制電路包括：

信號預處理電路，被配置為由所述第一電壓和所述第二電壓生成以下信號：

第一死區信號，對應于在所述延遲生成電路的輸入信號從高電平狀態至低電平狀態的第一轉換時，所述第一開關和所述第二開關的死區情況，

第一擊穿信號，對應于在所述第一轉換時所述第一開關和所述第二開關的擊穿情況，

第二死區信號，對應于在所述延遲生成電路的輸入信號從所述低電平狀態至所述高電平狀態的第二轉換時，所述第一開關和所述第二開關的死區情況，

第二擊穿信號，對應于在所述第二轉換時所述第一開關和所述第二開關的擊穿情況。

7.根據權利要求6所述的驅動電路，其中，所述延遲控制電路還包括：

延遲調節確定電路，連接至所述信號預處理電路并且被配置為生成以下信號：

響應于所述第一死區信號或所述第一擊穿信號的第一延遲調節信號，所述第一延遲調節信號表示是否調節第一延遲的第一設置，在所述第一轉換時由所述延遲生成電路生成介于所述第一開關的ON時間和所述第二開關的相繼ON時間之間的所述第一延遲，以及

響應于所述第二死區信號或所述第二擊穿信號的第二延遲調節信號，所述第二延遲調節信號表示是否調節第二延遲的第二設置，在所述第二轉換時由所述延遲生成電路生成介于所述第二開關的ON時間和所述第一開關的相繼ON時間之間的所述第二延遲。