[發明專利]并行向下兼容的多模IRA_LDPC譯碼器及其譯碼方法

有效

• 申請號: 201410384058.0
• 申請日: 2014-08-06
• 公開（公告）號: CN105337618B
• 公開（公告）日: 2018-11-20
• 發明（設計）人: 龔瑩瑩;鄒宇;楊凡;陳小元
• 申請（專利權）人: 上海明波通信技術股份有限公司
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本發明公開了一種并行向下兼容的多模IRA_LDPC譯碼器，包括：后驗信息存儲單元、初始化輸入信息單口存儲單元、后驗信息存儲和數據處理單元間的數據切換模塊、初始化輸入信息存儲和數據處理單元間的數據切換模塊、數據處理單元、先驗信息和數據處理單元之間的數據切換模塊、先驗信息壓縮存儲單元、壓縮后的先驗信息符號位存儲單元、讀寫以及功能模塊動作控制的主控單元模塊以及三個讀存儲器；本發明的多模IRA_LDPC譯碼器能兼容不同的并行度提高數據吞吐率，節約單次迭代譯碼需要的時間。本發明還公開了一種所述多模IRA_LDPC譯碼器的譯碼方法。

技術領域

本發明涉及通信領域，特別是涉及一種能應用于高速無線數字通信、多媒體數字電視、光纖通信和衛星通信等諸多系統并行向下兼容的多模IRA_LDPC譯碼器。本發明還涉及一種并行向下兼容的多模IRA_LDPC譯碼方法。

背景技術

LDPC碼，又稱低密度奇偶校驗碼。在目前的編碼方法中，它能很好地接近香農極限的編碼性能；在譯碼性能方面，錯誤碼字無法檢測的概率幾乎為零，而且還擁有相對簡單的譯碼算法,具有很高的實用價值。因此LDPC碼能夠廣泛應用于現代通信標準中的各個領域。準循環的低密度奇偶校驗碼是一種特殊的LDPC碼，它的校驗矩陣的每一個子矩陣或是全0或是單位矩陣的循環移位。這一特性使得LDPC在ASIC實現時擁有更低的復雜度，可以并行操作來提高吞吐率，也便于LDPC譯碼的調度。

通信信道的多樣化，不同信道環境所需要的糾錯能力也不一樣，靈活的可變碼率或者碼長的糾錯碼技術研究顯得迫不及待。現代通信系統的數據量越來越大，為了保證實時性，增加系統的效率，提高數據的吞吐率也是LDPC碼譯碼器研究必不可少的熱點之一。

LDPC譯碼算法主要有和積算法和最小和算法兩種。在實現的結構上，LDPC譯碼主要有兩相位數據傳遞(TPMP)和分層迭代兩種。TPMP的結構是在單次迭代過程中先進行校驗節點更新，再完成變量節點的更新。分層迭代結構是將校驗矩陣的所有行列分為若干層，每更新完一行的信息，接著就更新所有列的信息。傳統的TPMP算法或者是分層迭代結構都是建立在校驗矩陣具有準循環的特點，并行向下兼容的多模IRA_LDPC譯碼器詳細展示了一種譯碼順序重排的譯碼算法，擴展了LDPC譯碼器的使用范圍，增加了其兼容性。

LDPC譯碼器提高數據吞吐率的方法有很多，傳統的LDPC譯碼器采用的是全并行或者半并行的方式，而且基本都是研究的單一碼率標準。全并行的LDPC碼，不能夠適用于多標準、碼率變化的硬件的結構設計，而且硬件實現隨著碼長的增加會越來越復雜；分塊處理的LDPC譯碼器，對碼率結構的設計有所要求；對于涉及到的多標準和碼率變化的LDPC譯碼器，其硬件結構缺乏靈活性，不能做到并行兼容，吞吐率速度方面有一定的困難和瓶頸。

發明內容

本發明要解決的技術問題是提供一種能兼容不同的并行度提高數據吞吐率，節約單次迭代譯碼需要的時間的并行向下兼容多模IRA_LDPC譯碼器。本發明還提供了一種并行向下兼容的多模IRA_LDPC譯碼方法。

為解決上述技術問題，本發明的并行向下兼容多模IRA_LDPC譯碼器，包括：

后驗信息存儲單元QRAM連接后驗信息存儲和數據處理單元間的數據切換模塊QIF，后驗信息存儲單元QRAM共有2×Z個單口隨機存取存儲器,深度L_QRAM跟碼長L_ldpc的關系式為L_ldpc＝Z×L_QRAM，后驗信息存儲單元QRAM位寬由定點量化后驗信息得到，Z表示并行度；

初始化輸入信息單口存儲單元IRAM連接初始化輸入信息存儲和數據處理單元間的數據切換模塊IIF，用于列掃描變量節點的更新，其存儲空間位寬和深度都與后驗信息存儲單元QRAM一致，個數為后驗信息存儲單元QRAM的一半；