[發明專利]一種DLL延時鏈及減小延時鎖相環時鐘占空比失真的方法

在審

• 申請號: 201410377436.2
• 申請日: 2014-08-01
• 公開（公告）號: CN104143975A
• 公開（公告）日: 2014-11-12
• 發明（設計）人: 郭曉鋒;亞歷山大
• 申請（專利權）人: 西安華芯半導體有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 楊引雪

技術領域

本發明涉及一種DLL延時鏈及減小延時鎖相環時鐘占空比失真的方法。

背景技術

延遲鎖相環(DLL)廣泛用于微處理器、存儲器接口、芯片之間的接口和大規模集成電路的時鐘分布網絡，多用于時鐘同步來解決時鐘的偏斜問題，使得芯片內部或芯片之間的時鐘延遲有足夠的余量，從而提高系統的時序功能。

延遲鎖相環(DLL)對時鐘占空比的失真要求很嚴格，原因如下：

1.現今的存儲數據傳輸基本上都采用雙倍數據率(Double?Data?Rate，DDR)接口，即在時鐘信號的上升沿和下降沿都輸出數據，當時鐘信號的占空比因失真而不是50％時，上升沿的數據間隔輸出與下降沿的數據間隔輸出不同。在這種情況下，由于采用更小的數據間隔來定義用于時鐘轉換的有效數據窗口，就減少了定時邊限。

2.隨著系統頻率的提高，占空比失真會導致時鐘在其傳輸路徑出現丟失現象，直接影響DLL電路的功能。

現有延遲鎖相環(DLL)由DLL延時鏈、反饋延時、鑒相器、DLL控制器和輸出驅動器組成。其工作原理是：DLL的輸入時鐘經過延時鏈后產生延時時鐘，延時時鐘經過反饋延時后產生反饋時鐘，反饋時鐘與輸入時鐘均輸入至鑒相器。鑒相器對輸入時鐘和反饋時鐘進行抽樣、比較，并將比較結果輸出給DLL控制器。DLL控制器路根據比較結果調整可變延時鏈的延時，實現反饋時鐘與輸入時鐘的相位對齊，從而實現與輸入時鐘具有特定延時要求的輸出時鐘。

由于時鐘信號在DLL電路中傳輸路徑主要集中在DLL延時鏈，所以DLL延時鏈的占空比失真決定了DLL輸出時鐘的占空比失真特性。

傳統的DLL延時鏈采用如圖1所示的延時單元(DU)串聯組成，圖1中clkin為延時鏈的輸入信號，enn為控制第n級延時單元的使能信號，clkout為延時鏈的輸出信號。其中延時單元的傳統電路如圖2所示，采用典型的二級與非門實現。可以看出，現有DLL延時鏈對時鐘的占空比失真比較大，主要由于對輸入占空比不好的時鐘沒有矯正功能且占空比對工藝、溫度以及版圖的匹配很敏感。

發明內容

本發明提供一種DLL延時鏈及減小延時鎖相環時鐘占空比失真的方法，該DLL延時鏈有效地減小了延時鎖相環占空比失真的問題。

本發明的具體技術解決方案如下：

該DLL延時鏈包括串聯的若干個延時單元，所述延時單元是差分電路。

所述延時單元包括兩個相同且串聯的子電路，子電路包括五個nmos管和7個pmos管；其中第一nmos管、第二nmos管、第一pmos管、第二pmos管均為時鐘差分輸入管，第一pmos管和第一nmos管用于連接差分時鐘信號clkin，第二pmos管和第二nmos管用于連接差分時鐘信號clkinb，第三nmos管、第四nmos管、第三pmos管和第四pmos管均為使能開關，用于連接電路的使能輸入，第三nmos管和第三pmos管用于連接電路使能en，第四pmos管和第五pmos管用于連接電路使能enb；第五pmos管和第六pmos管的柵極分別用于連接電路輸出信號ck1和ck1n并形成正反饋，第七pmos管和第五nmos管為電路的偏置電流；所述輸出信號ck1和ck1n作為另一個子電路的clkinb和clkin。

所述第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管和第六pmos管的源極，以及第七pmos管的漏極均與第一節點連接，第一pmos管、第三pmos管、第五pmos管和第一nmos管的漏極，以及第六pmos管的柵極與第二節點連接，第二pmos管、第四pmos管、第六pmos管和和第二nmos管的漏極，以及第五pmos管的柵極與第三節點連接，第一pmos管和第一nmos管的柵極與接收差分時鐘信號clkin的clkin節點連接，第二pmos管和第二nmos管的柵極與接收差分時鐘信號clkinb的clkinb節點連接，第三pmos管和第三nmos管的柵極與接收使能輸入en的en節點連接，第四pmos管和第四nmos管的柵極與接收使能輸入enb的enb節點連接，第七pmos管的柵極用于輸入pbias信號，第七pmos管的源極與電源連接，第三nmos管和第四nmos管的源極，以及第五nmos管的漏極與第四節點連接，第五nmos管的柵極用于輸入nbias信號，第五nmos管的源極接地；第一nmos管的源極與第三nmos管的漏極連接，第二nmos管的源極和第四nmos管的漏極連接。

該減小延時鎖相環時鐘占空比失真的方法，包括以下步驟：

1]時鐘差分信號輸入至DLL延時鏈