[發明專利]一種DLL延時鏈及減小延時鎖相環時鐘占空比失真的方法

在審

• 申請號: 201410377436.2
• 申請日: 2014-08-01
• 公開（公告）號: CN104143975A
• 公開（公告）日: 2014-11-12
• 發明（設計）人: 郭曉鋒;亞歷山大
• 申請（專利權）人: 西安華芯半導體有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 楊引雪

1.一種DLL延時鏈，其特征在于：包括串聯的若干個延時單元，所述延時單元是差分電路。

2.根據權利要求1所述的DLL延時鏈，其特征在于：所述延時單元包括兩個相同且串聯的子電路，子電路包括五個nmos管和7個pmos管；其中第一nmos管、第二nmos管、第一pmos管、第二pmos管均為時鐘差分輸入管，第一pmos管和第一nmos管用于連接差分時鐘信號clkin，第二pmos管和第二nmos管用于連接差分時鐘信號clkinb，第三nmos管、第四nmos管、第三pmos管和第四pmos管均為使能開關，用于連接電路的使能輸入，第三nmos管和第三pmos管用于連接電路使能en，第四pmos管和第五pmos管用于連接電路使能enb；第五pmos管和第六pmos管的柵極分別用于連接電路輸出信號并形成正反饋，第七pmos管和第五nmos管為電路的偏置電流；

所述電路輸出信號為ck1和ck1n，或clkout和clkoutb，其中輸出信號作為另一個子電路的輸入信號clkinb和clkin時記為ck1和ck1n，直接作為輸出信號時記為clkout和clkoutb。

3.根據權利要求2所述的DLL延時鏈，其特征在于：所述第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管和第六pmos管的源極，以及第七pmos管的漏極均與第一節點連接，第一pmos管、第三pmos管、第五pmos管和第一nmos管的漏極，以及第六pmos管的柵極與第二節點連接，第二pmos管、第四pmos管、第六pmos管和和第二nmos管的漏極，以及第五pmos管的柵極與第三節點連接，第一pmos管和第一nmos管的柵極與接收差分時鐘信號clkin的clkin節點連接，第二pmos管和第二nmos管的柵極與接收差分時鐘信號clkinb的clkinb節點連接，第三pmos管和第三nmos管的柵極與接收使能輸入en的en節點連接，第四pmos管和第四nmos管的柵極與接收使能輸入enb的enb節點連接，第七pmos管的柵極用于輸入pbias信號，第七pmos管的源極與電源連接，第三nmos管和第四nmos管的源極，以及第五nmos管的漏極與第四節點連接，第五nmos管的柵極用于輸入nbias信號，第五nmos管的源極接地；第一nmos管的源極與第三nmos管的漏極連接，第二nmos管的源極和第四nmos管的漏極連接。

4.一種減小延時鎖相環時鐘占空比失真的方法，其特征在于，包括以下步驟：

1]時鐘差分信號輸入至DLL延時鏈

時鐘差分信號輸入至DLL延時鏈，所述差分信號為外部時鐘，經輸入接收器放大，或放大后再經邏輯控制獲取；

2]DLL延時鏈采用差分延時單元傳輸時鐘信號

DLL延時鏈的對步驟1輸入的時鐘差分信號進行延時并產生延時時鐘，延時時鐘經過反饋延時后產生反饋時鐘，反饋時鐘與輸入時鐘均輸入至鑒相器進行抽樣、比較，并將比較結果輸出給DLL控制器，DLL控制器路根據比較結果調整可變延時鏈的延時，使反饋時鐘與輸入時鐘的相位對齊，實現與輸入時鐘具有特定延時要求的輸出時鐘。

5.根據權利要求4所述的減小延時鎖相環時鐘占空比失真的方法，其特征在于：所述DLL延時鏈采用的差分延時單元串聯而成。