[發明專利]用于首層金屬至柵極的異常檢測的層間介質測試結構

有效

• 申請號: 201410377113.3
• 申請日: 2014-08-01
• 公開（公告）號: CN105336730B
• 公開（公告）日: 2018-11-02
• 發明（設計）人: 何蓮群;鄭鵬飛;高玉珠;趙永
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;G01R31/26
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 徐潔晶

本發明提供一種用于首層金屬至柵極的異常檢測的層間介質測試結構，包括一個或多個測試單元，該測試單元包括：柵極層，位于一半導體襯底的上方；層間介質層，位于柵極層的上方，由非導電性材料構成；首層金屬層，位于層間介質層的上方；其中，柵極層向上通過多個通孔與柵極引出線相連接，柵極引出線與首層金屬層位于同一水平層，但互相不接觸；首層金屬層直接通過首金引出線引出；柵極引出線和首金引出線中一個接測試電壓，另一個接地。本發明可以包括多個測試單元，這些測試單元排成矩形陣列，形成測試陣列，來實現不同的測試區域。本發明能夠實現對首層金屬至柵極的異常檢測，并且評估首層金屬至柵極的電學性能。

技術領域

本發明涉及半導體制造技術領域，具體來說，本發明涉及一種用于首層金屬至柵極的異常檢測的層間介質(ILD)測試結構(test key)。

背景技術

在半導體器件結構中，層間介質(ILD，Inter Layer Dielectric)是指后段各導電層之間的絕緣層，一般可以由二氧化硅等非導電性材料構成，其作用是使不同的電路結構之間相互隔離。層間介質的性質對于半導體器件的性能是至關重要的，通常要求其具有良好的抗擊穿性能，即能承受較高的擊穿電壓。

通常來說，半導體器件結構的首層金屬層(Metal 1，簡稱M1)至柵極層(gate)之間的層間介質的厚度是足夠大的，沒有失效風險的。正因為如此，所以首層金屬層至其下方的柵極層(一般是多晶硅，稱為gate poly)之間的電學性能通常是不檢測的。

不過不檢測并不代表兩者之間總是足夠安全的，在實際的半導體生產過程中已經發現首層金屬層至柵極層之間出現橋接(bridge)的異常現象。圖1為現有技術中的一個首層金屬層與柵極層之間的層間介質出現異常的剖面結構示意圖。如圖1所示，在制作有半導體器件(未圖示)的硅襯底100上方依次形成有柵極多晶硅層(gate poly)101，層間介質層102和首層金屬層103。其中，橢圓形的虛線環中示出的部分代表首層金屬層103至柵極多晶硅層101之間的層間介質出現了問題，導致首層金屬層103透過層間介質層102與柵極多晶硅層101之間發生橋接，即本應該絕緣的兩層導電層竟然直接短路了。

而現有技術中并不存在任何用于檢測上述首層金屬層至柵極層的異?；蚴У臏y試結構。這樣的可靠性風險只能由后續的客戶終端產品的可靠性來被評估。所以，在實際制造階段，首層金屬層至柵極層之間的層間介質的性能需要被納入評估。

發明內容

本發明所要解決的技術問題是提供一種用于首層金屬至柵極的異常檢測的層間介質測試結構，能夠實現對首層金屬至柵極的異常檢測，并且評估首層金屬至柵極的電學性能。

為解決上述技術問題，本發明提供一種用于首層金屬至柵極的異常檢測的層間介質測試結構，包括一個或多個測試單元，所述測試單元包括：

柵極層，位于一半導體襯底的上方；

層間介質層，位于所述柵極層的上方，由非導電性材料構成；以及

首層金屬層，位于所述層間介質層的上方；

其中，所述柵極層向上通過多個通孔與柵極引出線相連接，所述柵極引出線與所述首層金屬層位于同一水平層，但互相不接觸；所述首層金屬層直接通過首金引出線引出；所述柵極引出線和所述首金引出線中一個接測試電壓，另一個接地。

可選地，該層間介質測試結構包括多個測試單元，所述測試單元排成矩形陣列，形成測試陣列；