[發明專利]半導體裝置

有效

• 申請號: 201410376872.8
• 申請日: 2014-08-01
• 公開（公告）號: CN105304631B
• 公開（公告）日: 2018-03-16
• 發明（設計）人: 張家偉;陳柏安
• 申請（專利權）人: 新唐科技股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/06
• 代理公司: 北京三友知識產權代理有限公司11127
• 代理人: 湯在彥

技術領域

本發明提出一種有關于半導體裝置，且特別有關于可避免閂鎖效應(latch-up)的半導體裝置。

背景技術

閂鎖(latch-up)效應常見于互補型金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)裝置中，主要形成原因在于互補型金屬氧化物半導體的N型金屬氧化物半導體(N-type Metal Oxide Semiconductor，NMOS)與P型金屬氧化物半導體(P-type Metal Oxide Semiconductor，PMOS)之間的寄生硅控整流(Silicon Controlled Rectifier，SCR)元件被觸發。一旦寄生SCR元件被觸發，則會產生非預期的大電流，影響半導體裝置的正常運作，甚至進一步造成芯片承受過大電流而燒毀。

圖1A所示為現有CMOS裝置10的示意圖。CMOS裝置10包括P型基板100、形成于P型基板100中的P型井區102以及N型井區104、形成于P型井區102中的P+型摻雜區110和N+型摻雜區111以及形成于N型井區104中的P+型摻雜區112和N+型摻雜區113。如圖1A所示，CMOS裝置10裝置中存在有一對寄生雙極性接面晶體管(Bipolar Junction Transistor，BJT)，即寄生PNP型雙極性接面晶體管Q1和寄生NPN型雙極性接面晶體管Q2。寄生雙極性接面晶體管Q1和Q2、N型井區104的電阻R_NW以及P型井區102的電阻R_PW構成圖1B所示的寄生硅控整流元件140。當寄生硅控整流元件140被觸發時，寄生NPN型雙極性接面晶體管Q2導通，且寄生NPN型雙極性接面晶體管Q2導通后所產生的基極電流會流經寄生PNP型雙極性接面晶體管Q1的集電極端，使得Q1的集電極電壓上升至超過導通電壓，因此導通寄生PNP型雙極性接面晶體管Q1，而寄生PNP型雙極性接面晶體管Q1導通后所產生的基極電流又會流至寄生NPN型雙極性接面晶體管Q2，進而產生更大的電流，此種正反饋的現象造成電流不斷增加，最后導致半導體裝置的損傷。

以下以功率電路(power circuit)為例說明CMOS裝置中的寄生硅控整流元件如何被觸發。圖2A所示為現有功率電路的電路圖。功率電路包括功率PMOS晶體管P1、靜電放電(Electrostatic Discharge，ESD)NMOS晶體管N1、電阻R以及輸出端VOUT。圖2B所示為現有功率電路在短路測試下的電路圖，如圖2B所示，在短路測試(Short Circuit Test，SCT)中，輸出端VOUT連接至接地端，產生負偏壓，而此負偏壓落在寄生NPN型雙極性接面晶體管Q2的發射極端，如圖2C所示，使得寄生NPN型雙極性接面晶體管Q2導通，產生電流I_NMOS，并使得寄生PNP型雙極性接面晶體管Q1隨之導通，因此產生閂鎖電流，造成功率電路元件損傷。

綜上所述，需要發展可以避免閂鎖的半導體裝置。

發明內容

本發明一實施例提供一種半導體裝置，包括：一P型基板；一N型區，接觸該P型基板；一N+型摻雜區，位于該N型區中；一第一P+型摻雜區，位于該N型區中；一第二P+型摻雜區，位于該N型區中；一P型埋層，位于該N型區下方的該P型基板中并與該N型區接觸；以及一N型摻雜區，位于該P型埋層與該N型區接觸之接觸面下方的該P型基板中。

本發明另一實施例提供一種半導體裝置，包括：一P型基板；一N型金屬氧化物半導體裝置；以及一P型金屬氧化物半導體裝置，包括：一第一N型區，接觸該P型基板；一第一N+型摻雜區，位于該第一N型區中；一第一P+型摻雜區，位于該第一N型區中；一第二P+型摻雜區，位于該第一N型區中；一第一柵極結構，位于該第一P+型摻雜區與該第二P+型摻雜區之間的該第一N型區上；一P型埋層，位于該第一N型區下方的該P型基板中并與該第一N型區接觸；以及一N型摻雜區，位于該P型埋層與該第一N型區接觸的接觸面下方的該P型基板中。

附圖說明

圖1A所示為現有CMOS裝置10的示意圖。

圖1B所示為現有CMOS裝置中的寄生SCR元件的電路圖。

圖2A所示為現有功率電路的電路圖。

圖2B所示為現有功率電路在短路測試下的電路圖。

圖2C所示為現有功率電路的寄生SCR元件在短路測試下的電路圖。

圖3所示為根據本發明一實施例的半導體裝置的示意圖。

圖4所示為根據本發明一實施例的半導體裝置的示意圖。