[發明專利]一種擴展集成電路總線IIC的方法及設備有效
| 申請號： | 201410375452.8 | 申請日： | 2014-07-31 |
| 公開（公告）號： | CN104142905B | 公開（公告）日： | 2017-04-19 |
| 發明（設計）人： | 朱祥祥;徐雷;陳濤 | 申請（專利權）人： | 深圳市共進電子股份有限公司 |
| 主分類號： | G06F13/40 | 分類號： | G06F13/40 |
| 代理公司： | 深圳中一專利商標事務所44237 | 代理人： | 張全文 |
| 地址： | 518000 廣東省深圳市南山區南海大道1019號南山醫療器械產業園B11*** | 國省代碼： | 廣東;44 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 擴展 集成電路 總線 iic 方法 設備 | ||
1.一種擴展集成電路總線IIC的方法，其特征在于，所述方法包括：
通過處理器設置一個(n+1)位的數據寄存器，n為自然數；
通過處理器設置(n+1)個二輸入或門，每一個二輸入或門的輸入端分別對應數據寄存器的一個位，所述每一個二輸入或門的輸出端分別對應一個第一IIC Slave；
通過IIC接口將所述(n+1)位的數據寄存器的其中一個位設置為低，將所述(n+1)位的數據寄存器的其他位設置為高，使得中央處理器CPU通過所述IIC接口訪問所述(n+1)位的數據寄存器的其中一個位對應的第一IIC Slave。
2.根據權利要求1所述的方法，其特征在于，所述每一個二輸入或門的輸入端分別對應數據寄存器的一個位，所述每一個二輸入或門的輸出端分別對應一個第一IIC Slave，包括：
所述每一個二輸入或門的一個輸入端連接到CPU的IIC master的時鐘線，另一個輸入端連接到與所述每一個二輸入或門分別對應的數據寄存器的位，所述每一個二輸入或門的輸出端連接到對應的第一IIC Slave。
3.根據權利要求1所述的方法，其特征在于，所述IIC接口包括IIC master和第二IIC Slave。
4.根據權利要求1所述的方法，其特征在于，所述(n+1)位的數據寄存器的其中一個位對應的第一IIC Slave一端連接與所述(n+1)位的數據寄存器的其中一個位對應的所述二輸入或門的輸出端，另一端連接所述CPU的IIC master的數據線。
5.根據權利要求1至4任意一項所述的方法，其特征在于，所述處理器包括：復雜可編程邏輯器件CPLD、FPGA或單片機。
6.一種擴展集成電路總線IIC的設備，其特征在于，所述設備包括：
第一設置單元，用于通過處理器設置一個(n+1)位的數據寄存器，n為自然數；
第二設置單元，用于通過處理器設置(n+1)個二輸入或門，每一個二輸入或門的輸入端分別對應數據寄存器的一個位，所述每一個二輸入或門的輸出端分別對應一個第一IIC Slave；
第三設置單元，用于通過IIC接口將所述(n+1)位的數據寄存器的其中一個位設置為低，將所述(n+1)位的數據寄存器的其他位設置為高，使得中央處理器CPU通過所述IIC接口訪問所述(n+1)位的數據寄存器的其中一個位對應的第一IIC Slave。
7.根據權利要求6所述的設備，其特征在于，所述第二設備單元，具體用于：
所述每一個二輸入或門的一個輸入端連接到CPU的IIC master的時鐘線，另一個輸入端連接到與所述每一個二輸入或門分別對應的數據寄存器的位，所述每一個二輸入或門的輸出端連接到對應的第一IIC Slave。
8.根據權利要求6所述的設備，其特征在于，所述IIC接口包括IIC master和第二IIC Slave。
9.根據權利要求6所述的設備，其特征在于，所述(n+1)位的數據寄存器的其中一個位對應的第一IIC Slave一端連接與所述(n+1)位的數據寄存器的其中一個位對應的所述二輸入或門的輸出端，另一端連接所述CPU的IIC master的數據線。
10.根據權利要求6至9任意一項所述的設備，其特征在于，所述處理器包括但不限于：復雜可編程邏輯器件CPLD、FPGA或單片機。
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