[發明專利]一種擴展集成電路總線IIC的方法及設備有效
| 申請號: | 201410375452.8 | 申請日: | 2014-07-31 |
| 公開(公告)號: | CN104142905B | 公開(公告)日: | 2017-04-19 |
| 發明(設計)人: | 朱祥祥;徐雷;陳濤 | 申請(專利權)人: | 深圳市共進電子股份有限公司 |
| 主分類號: | G06F13/40 | 分類號: | G06F13/40 |
| 代理公司: | 深圳中一專利商標事務所44237 | 代理人: | 張全文 |
| 地址: | 518000 廣東省深圳市南山區南海大道1019號南山醫療器械產業園B11*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 擴展 集成電路 總線 iic 方法 設備 | ||
技術領域
本發明涉及通信領域,尤其涉及到一種擴展集成電路總線IIC的方法及設備。
背景技術
集成電路總線(Inter-Integrated Circuit,IIC)是由飛利浦半導體公司在二十世紀八十年代初設計出來的,它是一種多向控制總線,也就是說多個芯片可以連接到同一芯片結構下,同時每個芯片都可以作為實施數據傳輸的控制源,這種方式大大簡化了信號交互所需的信號線。IIC總線是串行結構總線,由一根數據線、一根時鐘線構成,由于其具有占用器件管腳少、占用PCB空間少、主從器件間的互聯簡單、走線長度長(長達25英尺)等優點,所以其在通信設備領域的應用越來越廣泛。
一個IIC主機下可以掛接多個IIC從器件,IIC從器件之間是通過器件地址來區分的,所以在通常的應用中,設計者會將IIC主機下掛接的每個從器件地址配置成唯一的,但是某些IIC從器件的器件地址是不可配置的,而且一個系統中需要使用多個這種的IIC從器件,這時若使用標準的IIC連接結構,在通信過程中會造成沖突。
為了實現一個IIC主機訪問多個器件地址相同的IIC從器件,通常有兩種方案:一是使用專用的IIC復用芯片進行IIC擴展,但是這種芯片的價格普遍較高,且擴展路數有限(常見的是四路);二是使用通用邏輯器件來搭建IIC時鐘切換電路,這種方案電路較為復雜,且需要額外的控制信號來控制。
發明內容
本發明實施例提供了一種擴展集成電路總線IIC的方法,旨在解決現有技術中擴展IIC所使用的電路復雜、擴展路數有限及成本較高的問題。
第一方面,一種擴展集成電路總線IIC的方法,所述方法包括:
通過處理器設置(n+1)個位的數據寄存器,n為自然數;
通過處理器設置(n+1)個二輸入或門,每一個二輸入或門的輸入端分別對應數據寄存器的一個位,所述每一個二輸入或門的輸出端分別對應一個第一IIC Slave;
通過IIC接口將所述(n+1)位的數據寄存器的其中一個位設置為低位,將所述(n+1)位的數據寄存器的其他位設置為高位,使得中央處理器CPU通過所述IIC接口訪問所述其中數據寄存器的一個位對應的第一IIC Slave。
結合第一方面,在第一方面的第一種可能的實現方式中,所述每一個二輸入或門的輸入端分別對應數據寄存器的一個位,所述每一個二輸入或門的輸出端分別對應一個第一IIC Slave,包括:
所述每一個二輸入或門的一個輸入端連接到中央處理器CPU的IIC master的時鐘線,另一個輸入端連接到所述數據寄存器相應的位,所述每一個二輸入或門的輸出端連接到對應的IIC Slave。
結合第一方面,在第一方面的第二種可能的實現方式中,所述IIC接口包括IIC master和第二IIC Slave。
結合第一方面,在第一方面的第三種可能的實現方式中,所述其中數據寄存器的一個位對應的IIC Slave一端連接所述二輸入或門的輸出端,另一端連接所述CPU的IIC master的數據線。
結合第一方面或者第一方面的第一種可能的實現方式或者第一方面的第二種可能的實現方式或者第一方面的第三種可能的實現方式,在第一方面的第四種可能的實現方式中,所述處理器包括但不限于:復雜可編程邏輯器件CPLD、FPGA、單片機、CPU。
第二方面,一種擴展集成電路總線IIC的設備,所述設備包括:
第一設置單元,用于通過處理器設置(n+1)個位的數據寄存器,n為自然數;
第二設置單元,用于通過處理器設置(n+1)個二輸入或門,每一個二輸入或門的輸入端分別對應數據寄存器的一個位,所述每一個二輸入或門的輸出端分別對應一個第一IIC Slave;
第三設置單元,用于通過IIC接口將所述(n+1)位的數據寄存器的其中一個位設置為低位,將所述(n+1)位的數據寄存器的其他位設置為高位,使得中央處理器CPU通過所述IIC接口訪問所述其中數據寄存器的一個位對應的第一IIC Slave。
結合第二方面,在第二方面的第一種可能的實現方式中,所述第二設備單元,具體用于:
所述每一個二輸入或門的一個輸入端連接到中央處理器CPU的IIC master的時鐘線,另一個輸入端連接到所述數據寄存器相應的位,所述每一個二輸入或門的輸出端連接到對應的IIC Slave。
結合第二方面,在第二方面的第二種可能的實現方式中,所述IIC接口包括IIC master和第二IIC Slave。
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