[發明專利]一種用于形成嵌入式鍺硅的方法

在審

• 申請號: 201410373426.1
• 申請日: 2014-07-31
• 公開（公告）號: CN105321881A
• 公開（公告）日: 2016-02-10
• 發明（設計）人: 鮑宇;李潤領;周海鋒;譚俊
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 張東梅

技術領域

本發明涉及半導體制造領域，尤其涉及一種用于一種形成嵌入式鍺硅的方法。

背景技術

隨著納米加工技術的迅速發展，晶體管的特征尺寸已進入納米級。通過等比例縮小的方法提高當前主流硅CMOS器件的性能受到越來越多物理、工藝的限制。為了使集成電路技術能延續摩爾定律所揭示的發展速度，必須開發與硅工藝兼容的新材料、新結構和新性質。近年來，應變硅(StrainedSi)技術由于在提高CMOS器件性能方面的卓越表現而備受關注。例如，通過在溝道中引入適當的壓應力和張應力能分別提高PMOS的空穴遷移率和NMOS的電子遷移率。典型的PMOS應變硅器件可通過外延SiGe源漏引入溝道壓應力，利用源漏和溝道的晶格常數失配控制應變大小，進而改善空穴遷移率；而對于NMOS應變硅器件則可通過淀積SiN薄膜引入溝道張應力，利用SiN薄膜的高本征應力控制應變大小，進而改善電子遷移率。因此，通過工藝、材料、結構參數的優化設計，研究半導體納米器件中應力、應變的控制有重要的科學意義和實用價值。

對于PMOS，嵌入式SiGe技術是使溝道所受應力提升的最有效的方法，并且已經用于量產。研究發現SiGe越接近溝道越能施加大的應力，使得PMOS的性能獲得更大的提升，并且設計了多種工藝方法及流程。

在28nm技術節點，主流嵌入式SiGe的形貌為Σ狀，目的是提升施加在溝道上的應力，形成工藝依靠濕法刻蝕對Si不同晶面的選擇性。

圖3A示出期望在襯底中形成的“∑”形凹槽的截面。在該截面圖中，襯底300的表面330、凹槽側壁的上半部分340和下半部分350、以及凹槽底部380的延長線360(用虛線表示)形成“∑”形。

圖3A所示出的“∑”形凹槽可以通過使用具有晶向選擇性的濕法蝕刻來形成。例如，可以選擇襯底300的表面的晶面方向為(001)。如圖3B所示，首先，例如通過干法蝕刻，在襯底中形成“U”形凹槽310。凹槽310底部的晶面方向也是(001)，側壁的晶面方向則可以是(110)。

然后，采用具有晶向選擇性的濕法蝕刻劑，例如包含四甲基氫氧化銨(TMAH)的蝕刻劑，來通過“U”形凹槽310對襯底300進行蝕刻。在該蝕刻過程中，在<111>晶向上的蝕刻速度小于在其它晶向上的蝕刻速度。由此，“U”形凹槽310被蝕刻而成為鉆石形的凹槽315，如圖3C所示。圖3C中以虛線示出了原來的“U”形凹槽310的位置。凹槽315的側壁具有上半部分340和下半部分350。上半部分340和下半部分350的晶面方向基本上分別是(111)和(111)

然而，由于在<100>晶向和<110>晶向上的蝕刻速度比在<111>晶向上的蝕刻速度大，所以凹槽315底部很容易被過度蝕刻，從而使得凹槽315兩側側壁的下半部分350相交。于是，該各向異性蝕刻的結果往往導致凹槽315的底部是尖的，而不是平的。

而如果凹槽315的底部是尖的，那么當在凹槽315中外延生長SiGe時，不能得到高質量的SiGe。

因此，需要一種改進的用于制作嵌入式鍺硅的方法，從而避免上述問題。

發明內容

本發明的目的是提供一種半導體器件的制造方法，通過該方法，可簡化現有工藝，并能夠獲得良好、可控的應力層。

根據本發明的一個方面，提供一種半導體器件的制造方法，包括：在襯底上形成刻蝕停止層；在所述刻蝕停止層上形成第一半導體層；形成隔離結構；在所述第一半導體層上形成柵極和側墻；選擇性去除所述第一半導體層，僅保留所述第一半導體層在所述柵極和側墻下方的部分，以形成源區和漏區凹槽；對所述第一半導體層的剩余部分進行具有晶向選擇性的濕法刻蝕，以在所述第一半導體層的側壁上形成Σ形狀。

根據本發明的一個方面，前述方法中，襯底選自以下材料中的任一種：單晶硅、經摻雜的單晶硅、多晶或多層結構、絕緣體上的半導體、Ge、GaAs或InP。

根據本發明的一個方面，前述方法中，刻蝕停止層是SiGe。

根據本發明的一個方面，前述方法中，刻蝕停止層是碳化硅。

根據本發明的一個方面，前述方法中，刻蝕停止層的厚度在5埃至9埃的范圍內。

根據本發明的一個方面，前述方法中，第一半導體層是通過外延生長形成的外延硅層；所述外延硅層的厚度不小于100埃。

根據本發明的一個方面，前述方法中，外延硅層的厚度在300埃至800埃的范圍內。