[發明專利]垂直式探針卡及其工藝方法

有效

• 申請號: 201410365751.3
• 申請日: 2014-07-29
• 公開（公告）號: CN105319400B
• 公開（公告）日: 2018-03-23
• 發明（設計）人: 林君明
• 申請（專利權）人: 中華大學
• 主分類號: G01R1/04
• 分類號: G01R1/04;G01R1/073
• 代理公司: 隆天知識產權代理有限公司72003
• 代理人: 蘇捷,向勇

技術領域

本發明關于一種垂直式探針卡，及其工藝方法。

背景技術

晶片上的集成電路在制造完成后，會進行測試，以期將不良品(Bad Die)在封裝前即予剔除，避免不良芯片進入封裝，造成不必要的成本增加。

通常待測晶片，處在80～150℃之高溫環境下，12吋硅晶片(熱膨脹系數(CTE)為2.8ppm/K)為例，晶片中心處至最外緣，就有23～44(μm)的橫向膨脹量，而以FR-4材料(CTE為18ppm/K)為基材所制作的針測卡，會有150～283(μm)的橫向膨脹量。此溫度效應會嚴重影響針測卡探針，與待測晶片鋁墊(Al pad)的對準精度。

此外，現有針測卡的探針，使用堅硬的金屬材料，容易刮傷待測晶片焊墊(Pads)，或位于凸塊下方的金屬層。

發明內容

有鑒于上述問題，本專利諸實施例，分別揭示新的垂直式探針卡，及其工藝方法。

本發明一實施例的垂直式探針卡，包含一底基板、一頂基板、一配線模塊、多個第一導電高分子接點、多個第二導電高分子接點、一第一異向性導電薄膜，及一第二異向性導電薄膜。配線模塊設置在底基板，與頂基板之間。多個第一導電高分子接點設置在底基板的下表面，分別連接至配線模塊相對通道下方的接觸墊。多個第二導電高分子接點設置在頂基板的上表面，分別連接至配線模塊相對通道上方的接觸墊，其中該些第一導電高分子接點的布局，不同于該些第二導電高分子接點的配置。配線模塊使各第一導電高分子接點，電性相連于對應的第二導電高分子接點。第一異向性導電薄膜，設置在底基板與配線模塊之間，并使底基板與配線模塊電性相連。第二異向性導電薄膜，設置在配線模塊與頂基板之間，并使配線模塊與頂基板電性相連。

在至少一些實施例中，底基板、配線模塊或頂基板，包含硅，或石英，或玻璃，或陶瓷。

在至少一些實施例中，配線模塊包含多個垂直貫通硅，或石英，或玻璃，或陶瓷基板的通道。

在至少一些實施例中，各垂直貫通硅，或石英，或玻璃，或陶瓷的通道，包含銅。

在至少一些實施例中，頂基板包含一晶片。在至少一些實施例中，晶片包含至少一刻槽。

在至少一些實施例中，配線模塊的厚度，介于50至100μm之間(但本發明并不以此為限)。

在至少一些實施例中，垂直式探針卡還包含一阻抗匹配電路，耦接到少部分的該些第二導電高分子接點。在至少一些實施例中，阻抗匹配電路可包含：如高輸入阻抗/低輸出阻抗的源極追隨器，或運算放大電路，或儀表放大電路(但本發明并不以此為限)。

本發明一實施例的垂直式探針卡的工藝方法，包含：將一第一異向性導電薄膜設置在一底基板的上表面；將一配線模塊設置在該第一異向性導電薄膜的上表面；加熱加壓于該底基板、該第一異向性導電薄膜與該配線模塊，使三者組合在一起；將一第二異向性導電薄膜設置在該配線模塊的上表面；將一頂基板設置在該第二異向性導電薄膜的上表面；加熱加壓于該底基板、該第一異向性導電薄膜、該配線模塊、該第二異向性導電薄膜與該頂基板，使其組合在一起；以及分別于該底基板的下表面與該頂基板的上表面，噴敷或涂布導電高分子材料。在至少一些實施例中，工藝方法包含于該頂基板上形成阻抗匹配電路。

本發明實施例的垂直式探針卡優點，是因為有第一(或第二)異向性導電薄膜及第一(或第二)導電高分子接點的彈性效應，故可避免刮傷待測晶片焊墊，或是晶片凸塊下方金屬層的表面，以及可吸收探針、或待測晶片表面、或待測晶片的焊墊，在垂直方向上可能有不平坦的效應，而仍保持各接觸點的電性導通；或可降低環境溫度改變時，所產生的應變及應力等破壞效應。

附圖說明

圖1為本發明一實施例的垂直式探針卡的上視示意圖。

圖2為沿圖1割面線1000-1000的剖視圖。

圖3為本發明另一實施例的垂直式探針卡的剖視示意圖。

圖4為本發明另一實施例的晶片級(Wafer Level)垂直式探針卡的上視示意圖。

圖5為本發明另一實施例的晶片級垂直式探針卡的上視示意圖。

圖6為本發明另一實施例的晶片級垂直式探針卡的上視示意圖。

圖7A至7D為本發明一實施例各層分解的截面圖，其例示一種垂直式探針卡的工藝方法的步驟。

其中，附圖標記說明如下：

1、1a、1b、1c垂直式探針卡

10配線模塊上或下表面的內部導電通路

11底基板

12第一異向性導電薄膜