[發明專利]一種自動同步的多通道并行存儲DDS信號發生器

有效

• 申請號: 201410364630.7
• 申請日: 2014-07-29
• 公開（公告）號: CN104158515A
• 公開（公告）日: 2014-11-19
• 發明（設計）人: 劉科;郭廣坤;肖寅東;田書林;王厚軍;黃建國;彭宏偉
• 申請（專利權）人: 電子科技大學
• 主分類號: H03K3/02
• 分類號: H03K3/02
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 溫利平

技術領域

本發明屬于多通道DDS信號發生器技術領域，更為具體地講，涉及一種自動同步的多通道并行存儲DDS信號發生器。

背景技術

DDS信號發生器采用直接數字頻率合成(Direct?Digital?Synthesis，簡稱DDS)技術，具有頻率分辨率高、轉換時間快，頻率切換時輸出波形相位連續，可以產生任意波形等特點，已經成為信號發生器的主流。

DDS信號發生器主要由時鐘發生器、相位累加器、波形查找表和數模轉換器(Digital?to?Analog?Converter，DAC)四部分組成。其結構圖如圖1所示。

時鐘發生器產生采樣時鐘CLK，每一個采樣時鐘的上升沿，N位的相位累加器以頻率控制字K進行一次累加操作，輸出的高M位作為地址信號對波形查找表進行尋址。通常還包括一相位加法器，將相位控制字與相位累加器輸出的地址相加，實現波形初始相位的調節。波形查找表輸出預先存儲的幅度值D，將波形的相位信息轉換為幅度信息，DAC完成數字波形到模擬波形之間的轉換，輸出用戶想要的波形信號。輸出波形信號的頻率f_o、采樣時鐘的頻率f_c之間的關系可表示為：

fo=K2Nfc---(1)]]>

為克服相位累加器、波形查找表工作速度的瓶頸，提高輸出波形信號的頻率，并行存儲技術被采用，其思路是：在1個時鐘的上升沿，通過m個相位加法器同時生成m路相位值，獲得的m路相位值作為m個波形查找表地址，在地址控制下，m個波形查找表同時產生m路波形數據，最后將m路波形數據進行插值，形成符合DAC輸入格式的數據。

由于并行存儲技術的采用，DDS信號發生器中存在兩個時鐘信號，數據時鐘和采樣時鐘。數據時鐘提供給相位累加器、波形查找表和數據插值單元，用于同步數據信號的產生；采樣時鐘提供給DAC，用于同步數字波形到模擬波形的轉換，從頻率關系上來說，采樣時鐘頻率是數據時鐘頻率的m倍。

在需要多個高速波形的應用中，通過并聯多個基于并行存儲技術的DDS單元來實現，如圖2所示。為了保證DDS信號發生器的輸出的多個高速波形信號同步，則需要滿足如下兩個要求：

1、輸出給DAC1-k的數據同步，即要求每個通道(路)的數據時鐘1-k的同步。

2、DAC1-k的采樣時鐘1-k同步。

若通過對采樣時鐘進行m分頻來產生數據時鐘，由于數字時鐘分頻器可在m個狀態中的任意一個啟動，則數據時鐘初始相位將會有m種情況，使送給每個通道的DAC的數據相差整數個采樣周期，引起輸出波形之間的隨機相位差。如圖3所示是m為4的時候的例子。在圖3中，數據時鐘DATA_CLK可以采樣時鐘Sample_CLK的四個上升沿任何一個啟動，這樣它們之間存在0、90、180、270度的相位差，使得各通道的波形數據DATA、輸出波形信號WAVE存在相同的相位差。

對于上述情況，一種常用的解決手段是采用其中一個采樣時鐘分頻，然后將分頻后的時鐘提供給時鐘分配模塊，其輸出送到各個通道作為數據時鐘，保證數據時鐘的同相性。但此方法一方面需要增加額外的硬件開銷，另一方面，目前的很多高速DAC，在芯片內部還存在數據的插值處理，其插值時鐘是由DAC芯片的采樣時鐘分頻來獲得，這種情況下，無法通過提供分頻后的數據時鐘給DAC芯片來解決通道輸出的同步問題，造成輸出波形之間始終存在隨機的相位差。

發明內容

本發明的目的在于克服現有技術的不足，提供一種自動同步的多通道并行存儲DDS信號發生器，以實現各通道輸出波形信號的自動同步。

為實現上述發明目的，本發明自動同步的多通道并行存儲DDS信號發生器，包括：

一時鐘模塊，用于產生采樣時鐘；

一上位機，由一片高性能的微處理器結合相應的外圍電路構成，對整個信號發生器進行總體控制，包括將用戶要求譯碼成各模塊參數，再將參數轉換成各模塊要求格式的控制信號傳送到相應模塊；