[發明專利]一種多級數字信道化接收機有效
| 申請號: | 201410347191.9 | 申請日: | 2014-07-21 |
| 公開(公告)號: | CN104168036A | 公開(公告)日: | 2014-11-26 |
| 發明(設計)人: | 郝紹杰;何鵬;韓俊輝;趙新明 | 申請(專利權)人: | 中國電子科技集團公司第四十一研究所 |
| 主分類號: | H04B1/16 | 分類號: | H04B1/16 |
| 代理公司: | 濟南舜源專利事務所有限公司 37205 | 代理人: | 王連君 |
| 地址: | 266555 山東省*** | 國省代碼: | 山東;37 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 多級 數字 信道 接收機 | ||
技術領域
本發明涉及信號接收領域,尤其是一種多級數字信道化接收機。
背景技術
寬帶數字偵察接收機接收的是非合作信號,其中信號個數、信號帶寬、信號位置都是未知且時變的,因此要求接收機具有大瞬時帶寬、高靈敏度、大動態范圍、多信號實時處理能力,且能實現監視頻帶內信號的全概率接收,信道化接收機具備上述全部特點,因此在電子對抗等領域得到了廣泛應用。
信道化接收機中使用的信道化技術主要有:基于數字下變頻的方法和基于多相分解的DFT濾波器組的方法。當信道數目較少時,基于數字下變頻的信道化方法很有效,但是當信道數目較多時,它需要耗費較多的硬件資源。基于多相分解的DFT濾波器組的信道化方法由于采用多相濾波結構和FFT快速算法可以極大地減少計算量,但它的缺點是要求信道帶寬為等間隔均勻分布,且信道數目為2的整數次冪,缺乏靈活性,當接收寬帶信號時存在跨信道問題。
上述信道化方法都是均勻信道化劃分方法,因此這種信道劃分是“盲目”的。為了使信道化接收機具有高靈敏度,往往希望子帶信道帶寬盡可能的小,即盡可能地增加均勻信道化的數目;然而對于寬帶信號來說,當信號帶寬大于均勻信道化子帶信道帶寬時,將出現“跨信道”問題,此時信道卻不能隨之改變,最終不能準確地完成信號的接收。
目前對于子信道帶寬不等且非均勻信道分布的情況,通常還是采用并行的數字下變頻結構。該結構在子信道數目較大時運算量會變得很大,同時需要耗費大量的硬件資源,因此其實現也變得較為困難。
寬帶數字偵察接收機接收的是非合作信號,其中信號個數、信號帶寬、信號位置都是未知且時變的,因此要求接收機具有大瞬時帶寬、高靈敏度、大動態范圍、多信號實時處理能力,且能實現監視頻帶內信號的全概率接收,為了滿足上述要求,寬帶數字偵察接收機采用了非均勻信道帶寬劃分的信道化接收機方案。先將寬帶信號進行均勻信道化接收,然后使用信道檢測與判別技術檢測出實際信號的帶寬,最后再使用帶寬非均勻劃分的信號重構濾波器恢復出寬帶信號。
在現有的技術方案中存在如下不足:
當接收機的帶寬變得更寬、模數轉換器的采樣時鐘頻率更高時,現有的技術方案面臨著數據處理量過大、重構濾波器設計困難的問題,硬件電路不能滿足實時數據處理的要求。
DSP和FPGA之間通過數據線和地址線的連接方案不能滿足高速率的數據傳輸要求。
子帶重構寬帶信道化的方法面臨硬件資源耗費多的問題。
發明內容
針對現有技術的不足,本發明提出一種低硬件耗費的、易于實現的、子信道帶寬可靈活設置的多級數字信道化接收機方案。以較少的硬件資源實現寬帶信號的信道化接收,可用于對信號數量、信號帶寬、信號位置都是未知且時變的非合作信號的全概率接收。
本發明采用如下技術方案:
一種多級數字信道化接收機,包括雙通道高速模數轉換器、現場可編程門陣列FPGA1、及信號識別和參數估計單元,信號識別和參數估計單元包括現場可編程門陣列FPGA2、兩個數字信號處理器DSP1及DSP2;兩路中頻信號進入雙通道高速模數轉換器轉換成數字信號,數字信號進入FPGA1中,FPGA1中采用并行結構將信道劃分為寬帶信道化、及窄帶信道化兩級信道化處理,兩級信道化過程并行運行,信道化處理后的數字信號傳輸到信號識別和參數估計單元;數字信道化處理后的信號進入信號識別和參數估計單元后,經FPGA2提取信號的常規特征參數并進行信號初步分選,然后將有效信號分配到DSP1、及DSP2中進行第三級信道化處理,利用快速傅氏變換計算信號的頻率、并對調制格式等參數進行識別,隨后再將處理結果反饋給FPGA2,由FPGA2完成多參數關聯的信號精細分選。
本發明一種多級數字信道化接收機,所述寬帶信道化分為奇信道排列、及偶信道排列兩種排列方式,窄帶信道化分為奇信道排列、及偶信道排列兩種排列方式,FPGA1動態改變濾波系數實現信道化在奇信道排列、及偶信道排列之間的切換。
本發明一種多級數字信道化接收機,所述信道化處理后的數字信號在存儲器DDR3中進行緩存,以適應FPGA1與信號識別和參數估計單元中的FPGA2之間的數據吞吐率。
本發明一種多級數字信道化接收機,所述FPGA1與FPGA2之間通過高速GTX總線和兩組并行總線Para?Ports進行數據交換;FPGA2與DSP1、DSP2之間通過高速GTX總線進行數據交換;DSP1與DSP2之間通過Hyper?Link接口進行數據交換。
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