[發明專利]半導體結構與其制作方法

有效

• 申請號: 201410344900.8
• 申請日: 2014-07-18
• 公開（公告）號: CN105280645B
• 公開（公告）日: 2020-03-17
• 發明（設計）人: 任柏翰
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568;H01L29/792;H01L29/423;H01L21/28
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體結構與其制作方法，該半導體結構包含有一基底，一柵極介電層，位于該基底上，一電荷陷阱層，位于該柵極介電層上，以及至少兩多晶硅層，分別位于該柵極介電層上，且同時覆蓋部分該電荷陷阱層。

技術領域

本發明涉及半導體領域，尤其是涉及一種可應用于硅-氧化物-氮化物-氧化物-硅(SONOS)存儲器的半導體結構與制作方法。

背景技術

在硅-氧化物-氮化物-氧化物-硅(SONOS)存儲器進行編程的時候，電荷會從一基底轉移至氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)結構中的氮化硅層。舉例來說，使用者會先施加一電壓到柵極和漏極并建立垂直電場(vertical electric field))及橫向電場(lateral electric field)，然后通過這些電場沿著通道來增加電子的運行速度。當電子沿著通道移動時，一部分的電子會獲得足夠的能量并越過底部二氧化硅層的位能障壁而被陷阱(trap)在ONO結構的氮化硅層中。由于接近漏極區的電場最強，因此電子通常會陷阱在靠近漏極的區域。反之，當操作者將施加到源極與漏極區域的電位進行反向時，電子則會沿著通道朝相反的方向前進，并被注入到靠近源極區域的氮化硅層中。由于部分氮化硅層并不導電，這些引入到氮化硅層中的電荷傾向于維持在局部區域(localized)。因此，根據所施加的電壓，電荷可存儲在單一氮化硅層中的各不同區域中。

然而，以現今SONOS存儲器架構而言，由于制作工藝上的缺失，可能導致陷捕(trap)電荷以及保留(retain)電荷的效率上不夠完美，包括陷補電荷的位置(site)不夠多或是被陷補的電荷容易流失等缺點。因此如何改良現有SONOS架構來提升元件的整體效率與可靠度即為現今一重要課題。

發明內容

為解決上述問題，本發明提供一種半導體結構，包含有一基底，一柵極介電層，位于該基底上，一電荷陷阱層，位于該柵極介電層上，以及至少兩多晶硅層，分別位于該柵極介電層上，且同時覆蓋部分該電荷陷阱層。

本發明另提供一種半導體結構的制作方法，至少包含以下步驟：首先，提供一基底，形成一柵極介電層于該基底上，接著形成一電荷陷阱層于該柵極介電層上，以及形成至少兩多晶硅層，分別位于該柵極介電層上，且該兩多晶硅層同時覆蓋部分該電荷陷阱層。

本發明的特征在于，提出一種可應用于SONOS存儲器的新穎半導體結構與其制作方法，本發明的半導體結構的柵極介電層、多晶硅層與電荷陷阱層位置具有特定排列與結合，尤其是電荷陷阱層為一平坦結構，并僅覆蓋部分的柵極介電層，由本發明制作方法所制作出的半導體結構，具有制作工藝簡單且良率高的優點。

附圖說明

圖1～圖8為本發明半導體結構的制作流程示意圖；

圖9為一現有的SONOS存儲器結構示意圖。

主要元件符號說明

10 基底

12 通道摻雜區

14 介電層

16 介電層

17 電荷陷阱層

18 柵極介電層

20 多晶硅層

20’ 多晶硅層

22 輕摻雜漏極

24 間隙壁

26 源/漏極區域

28 介電層

30 接觸結構

A 區域

具體實施方式