[發明專利]半導體結構與其制作方法

有效

• 申請號: 201410344900.8
• 申請日: 2014-07-18
• 公開（公告）號: CN105280645B
• 公開（公告）日: 2020-03-17
• 發明（設計）人: 任柏翰
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568;H01L29/792;H01L29/423;H01L21/28
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種半導體結構，包含有:

基底；

柵極介電層，位于該基底上；

一個電荷陷阱層，位于該柵極介電層上；以及

至少兩多晶硅層，分別位于該柵極介電層上，且該兩多晶硅層同時覆蓋并直接接觸部分該電荷陷阱層。

2.如權利要求1所述的半導體結構，其中還包括一通道摻雜區域，位于該基底中，且位于該電荷陷阱層下方。

3.如權利要求2所述的半導體結構，其中該通道摻雜區域的寬度比該電荷陷阱層的寬度更小。

4.如權利要求1所述的半導體結構，其中該電荷陷阱層包含單層結構或是多層結構。

5.如權利要求1所述的半導體結構，其中還包括多個間隙壁，覆蓋于該多晶硅層旁。

6.如權利要求1所述的半導體結構，其中還包括至少一源/漏極區域，分別位于該多晶硅層的兩側該基底中。

7.如權利要求6所述的半導體結構，其中還包含至少多個接觸結構，分別接觸該多晶硅層與該源/漏極區域。

8.如權利要求1所述的半導體結構，其中該電荷陷阱層為一平坦結構。

9.如權利要求1所述的半導體結構，其中該電荷陷阱層的寬度比該柵極介電層的寬度小。

10.如權利要求1所述的半導體結構，其中該電荷陷阱層有部分區域未被該多晶硅層曝露。

11.一種半導體結構的制作方法，至少包含以下步驟：

提供一基底；

形成一柵極介電層于該基底上；

形成一電荷陷阱層于該柵極介電層上；以及

形成至少兩多晶硅層，分別位于該柵極介電層上，且該兩多晶硅層同時覆蓋并直接接觸部分該電荷陷阱層。

12.如權利要求11所述的方法，還包括形成一通道摻雜區域，位于該基底中，且位于該電荷陷阱層下方。

13.如權利要求12所述的方法，其中該通道摻雜區域的寬度比該電荷陷阱層的寬度更小。

14.如權利要求12所述的方法，其中該通道摻雜區域形成步驟在該柵極介電層形成之前。

15.如權利要求12所述的方法，其中該通道摻雜區域形成步驟在該多晶硅層形成之后。

16.如權利要求11所述的方法，其中該電荷陷阱層包含單層結構或是多層結構。

17.如權利要求11所述的方法，其中還包括形成多個間隙壁，覆蓋于該多晶硅層旁。

18.如權利要求11所述的方法，其中還包括形成至少一源/漏極區域，分別位于該多晶硅層的兩側該基底中。

19.如權利要求18所述的方法，至少包含形成多個接觸結構，分別接觸該多晶硅層與該源/漏極區域。