[發明專利]半導體裝置有效
| 申請號： | 201410336443.8 | 申請日： | 2014-07-15 |
| 公開（公告）號： | CN104679680B | 公開（公告）日： | 2019-04-05 |
| 發明（設計）人： | 李賢圣 | 申請（專利權）人： | 愛思開海力士有限公司 |
| 主分類號： | G06F13/16 | 分類號： | G06F13/16 |
| 代理公司： | 北京弘權知識產權代理事務所(普通合伙) 11363 | 代理人： | 周曉雨;俞波 |
| 地址： | 韓國*** | 國省代碼： | 韓國;KR |
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| 摘要： | |||
| 搜索關鍵詞： | 半導體 裝置 | ||
1.一種半導體裝置，包括：
邏輯存儲器芯片，其包括將輸入信號和選通信號輸出的發送塊；以及
與所述邏輯存儲器芯片層疊的核心存儲器芯片；
其中，所述核心存儲器芯片包括多個接收塊，以及
其中，所述多個接收塊中的每個接收所述輸入信號之中的一輸入信號和所述選通信號，且控制所述一輸入信號和所述選通信號中任意一種的相位，
其中，所述多個接收塊中的每個包括：
延遲單元，被配置成接收所述一輸入信號，根據設置的延遲量來控制所述一輸入信號的相位，且將輸出信號輸出；以及
檢測單元，被配置成通過所述選通信號來獲得所述輸出信號，且輸出檢測信號。
2.根據權利要求1所述的半導體裝置，其中，在相位控制模式的情況下，所述發送塊輸出所述輸入信號和所述選通信號至所述多個接收塊中的至少一個接收塊，使得所述輸入信號和所述選通信號被同時使能預定的次數。
3.根據權利要求2所述的半導體裝置，其中，所述多個接收塊中的至少一個接收塊進一步包括：
延遲控制單元，被配置成：響應于在所述相位控制模式中被使能的模式信號來產生用于設置所述延遲量的延遲代碼，且輸出所述延遲代碼至所述延遲單元。
4.根據權利要求3所述的半導體裝置，其中，所述延遲控制單元在所述檢測信號在所述相位控制模式中被禁止的情況下響應于所述選通信號來增加和輸出所述延遲代碼，以及在所述檢測信號在所述相位控制模式中被使能的情況下保持和輸出所述延遲代碼。
5.根據權利要求3所述的半導體裝置，
其中，所述延遲控制單元包括子延遲控制部分，所述子延遲控制部分分別輸出與所述延遲代碼的每個比特相對應的比特信號；以及
其中，所述延遲單元包括子延遲部分，所述子延遲部分響應于相應的比特信號來控制所述一輸入信號的相位。
6.根據權利要求3所述的半導體裝置，其中，所述多個接收塊包括被配置成響應于從所述多個接收塊中的所述至少一個接收塊的延遲控制單元接收的所述延遲代碼來控制所述一輸入信號的相位的接收塊。
8.根據權利要求7所述的半導體裝置，其中，在相位控制模式的情況下，所述發送塊輸出所述輸入信號和所述選通信號至所述多個接收塊中的至少一個接收塊，使得所述輸入信號和所述選通信號被同時使能預定的次數。
9.根據權利要求8所述的半導體裝置，其中，所述多個接收塊中的至少一個接收塊還包括：
延遲控制單元，被配置成：響應于所述選通輸出信號和在所述相位控制模式中被使能的模式信號來產生用于設置所述延遲量的延遲代碼，以及輸出所述延遲代碼至所述延遲單元。
10.根據權利要求9所述的半導體裝置，其中，所述延遲控制單元在所述檢測信號在所述相位控制模式中被禁止的情況下響應于所述選通輸出信號來增加和輸出所述延遲代碼，以及在所述檢測信號在所述相位控制模式中被使能的情況下保持和輸出所述延遲代碼。
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