[發(fā)明專利]一種抗地彈效應(yīng)的輸出電路

有效

• 申請?zhí)枺?/td>: 201410334127.7
• 申請日: 2014-07-15
• 公開（公告）號(hào): CN104079289B
• 公開（公告）日: 2017-05-10
• 發(fā)明（設(shè)計(jì)）人: 黃嵩人;陳思園;何龍;陳迪平
• 申請（專利權(quán)）人: 湖南進(jìn)芯電子科技有限公司
• 主分類號(hào): H03K19/0185
• 分類號(hào): H03K19/0185
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路，具體涉及一種應(yīng)用于數(shù)字輸出端口的抗地彈效應(yīng)的電路。

背景技術(shù)

隨著電路規(guī)模的增大，工作頻率的提高，輸出管腳數(shù)的增多和驅(qū)動(dòng)能力的增強(qiáng)，芯片的瞬態(tài)功耗增大，導(dǎo)致地彈噪聲增加，嚴(yán)重的影響了電路的功能和性能。

地彈效應(yīng)（Ground Bounce）是指由于電路中出現(xiàn)較大的電流涌動(dòng)導(dǎo)致在電源與接地平面間產(chǎn)生大量噪聲的現(xiàn)象。一段導(dǎo)線并不僅僅是電的導(dǎo)體，它在低頻段呈現(xiàn)出阻性，在高頻段則為感性。PCB板上電路之間的互連，ASIC電路的封裝，ASIC電路芯片內(nèi)部器件的互連，都會(huì)產(chǎn)生電感。當(dāng)多個(gè)芯片或芯片內(nèi)部大量器件發(fā)生同步切換時(shí)，在芯片地與片外地之間就會(huì)流過一個(gè)很大的瞬態(tài)電流，按照電磁學(xué)理論，此時(shí)上述電感就會(huì)產(chǎn)生電磁感應(yīng)現(xiàn)象，從而引發(fā)電源噪聲，這就是地彈噪聲。

圖1為包含了寄生電感的輸出電路示意圖。圖中MP和MN為輸出驅(qū)動(dòng)管；DOUT和OEN 為輸出驅(qū)動(dòng)控制信號(hào)；Predriver為輸出驅(qū)動(dòng)的控制電路；L1、L2分別為電源線上和地線上的寄生電感。

當(dāng)輸出狀態(tài)發(fā)生翻轉(zhuǎn)時(shí)，有較大的瞬態(tài)電流流過寄生電感，產(chǎn)生地彈效應(yīng)。假設(shè)輸出從高電平向低電平翻轉(zhuǎn)時(shí)，MP管關(guān)斷，MN管開啟，此時(shí)產(chǎn)生的電流為：。其中，為電子遷移率，為單位面積的柵電容，為驅(qū)動(dòng)管MN的寬長比，為MN的柵源電壓，為MN的閾值電壓。此電流流過寄生典范所產(chǎn)生的地彈噪聲電壓為：如果芯片上有個(gè)N輸出同時(shí)向同一電平翻轉(zhuǎn)，此時(shí)流過寄生電感的電流將變?yōu)镹倍，此時(shí)產(chǎn)生的地彈噪聲電壓可表示為：;表征為地線上的較大電壓波動(dòng)，同理可知電源線上也將產(chǎn)生同等的電壓波動(dòng)。當(dāng)這個(gè)電壓波動(dòng)的值足夠大時(shí)，就會(huì)影響信號(hào)的完整性并造成其它器件的誤判，產(chǎn)生邏輯錯(cuò)誤。

通過專利檢索，存在以下現(xiàn)有技術(shù)：

申請人：中國航天時(shí)代電子公司第七七一研究所，專利號(hào)：200910021080.8，申請日：2009-02-10，此發(fā)明公開了一種具有抗地彈效應(yīng)的輸出電路,其特征在于,使用PMOS閾值電壓調(diào)整電路調(diào)整PMOS輸出晶體管的閾值電壓,使用NMOS閾值電壓調(diào)整電路調(diào)整NMOS輸出晶體管的閾值電壓。輸出電路的輸出由高電平向低電平轉(zhuǎn)換時(shí),PMOS輸出晶體管的閾值電壓增大,NMOS輸出晶體管、的閾值電壓減小,從而減小下拉電路的變化率,減小地線上的地彈效應(yīng),并降低功耗和下拉延遲;輸出電路的輸出由低電平向高電平轉(zhuǎn)換時(shí),PMOS輸出晶體管的閾值電壓減小,NMOS輸出晶體管的閾值電壓增大,從而減小上拉電路的變化率,減小電壓線上的地彈效應(yīng),并降低功耗和上拉延遲。

現(xiàn)有技術(shù)與本發(fā)明創(chuàng)造的相同點(diǎn)均是抗地彈效應(yīng)，同時(shí)能夠減小功耗。

但現(xiàn)有技術(shù)與本發(fā)明創(chuàng)造的實(shí)現(xiàn)方式有區(qū)別：

1.抗地彈方面：本發(fā)明創(chuàng)造利用輸出信號(hào)的反饋，控制大尺寸和小尺寸晶體管的相繼導(dǎo)通，減小電流的變化率，從而實(shí)現(xiàn)抗地彈效應(yīng)的功能；對比專利利用改變閾值電壓的值來抗地彈。

2.減小功耗方面：本發(fā)明創(chuàng)造利用一個(gè)小尺寸的晶體管（103）和（104）來續(xù)流，在電路狀態(tài)翻轉(zhuǎn)時(shí)，小尺寸的晶體管的靜態(tài)電流相對大尺寸管（101）和（102）小很多。因此在狀態(tài)翻轉(zhuǎn)時(shí)，降低電路的功耗；對比現(xiàn)有技術(shù)專利主要是通過調(diào)整閾值電壓的值來降低功耗。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種具有抗地彈效應(yīng)的輸出電路，該電路除了具有較強(qiáng)的抗地彈能力之外，還可以相對減少電路的延遲和功耗。

為達(dá)到以上目的，本發(fā)明是采取如下技術(shù)方案予以實(shí)現(xiàn)的：

一種抗地彈效應(yīng)的輸出電路，其特征在于它包括用于控制PMOS晶體管Ⅰ（101）、PMOS晶體管Ⅱ（103）導(dǎo)通過程中減小電源線上的地彈效應(yīng)的PMOS控制邏輯電路，用于控制NMOS晶體管Ⅰ（102）、NMOS晶體管Ⅱ（104）導(dǎo)通過程中減小地線上的地彈效應(yīng)的NMOS控制邏輯電路；電阻R1連接于輸出節(jié)點(diǎn)VOUT和PMOS晶體管Ⅱ（103）的漏極，電阻R2連接于輸出節(jié)點(diǎn)VOUT和NMOS晶體管Ⅱ（104）的漏極。

在較佳實(shí)施情況下，以上所述的PMOS晶體管Ⅰ（101）、NMOS晶體管Ⅰ（102）為大尺寸管，以上所述的PMOS晶體管Ⅱ（103）、NMOS晶體管Ⅱ（104）為小尺寸管。

在較佳實(shí)施情況下，所述的PMOS控制邏輯電路包括以預(yù)驅(qū)動(dòng)節(jié)點(diǎn)A和輸出節(jié)點(diǎn)VOUT作為輸入的開關(guān)模塊（01），連接于節(jié)點(diǎn)K和節(jié)點(diǎn)B之間的傳輸模塊（02），連接于節(jié)點(diǎn)B和輸出節(jié)點(diǎn)VOUT的泄放模塊（03）。