[發(fā)明專利]單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器及其控制方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410319019.2
• 申請(qǐng)日: 2014-07-04
• 公開（公告）號(hào): CN104202032B
• 公開（公告）日: 2017-04-19
• 發(fā)明（設(shè)計(jì)）人: 單偉偉;郭銀濤;蔣樊
• 申請(qǐng)（專利權(quán)）人: 東南大學(xué)
• 主分類號(hào): H03K19/0175
• 分類號(hào): H03K19/0175;H03K17/22
• 代理公司: 江蘇永衡昭輝律師事務(wù)所32250
• 代理人: 王斌

技術(shù)領(lǐng)域

本發(fā)明涉及一種單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器電路及其控制方法，所有電路元件都可由MOS晶體管構(gòu)成，用于降低芯片的功耗，屬于集成電路設(shè)計(jì)領(lǐng)域。

背景技術(shù)

1968年Intel公司的工程師戈登·摩爾根據(jù)芯片發(fā)展趨勢(shì)做出了一個(gè)晶體管發(fā)展報(bào)告，也就是著名的摩爾定律：集成電路上可容納的晶體管數(shù)目，約每隔18個(gè)月便會(huì)增加一倍，性能也將提升一倍。同時(shí)集成電路制造技術(shù)的持續(xù)演進(jìn)也印證了摩爾定律的正確性，1965年一個(gè)芯片可以集成60個(gè)器件，而到了1975年這個(gè)數(shù)字翻了一千倍，達(dá)到6萬(wàn)，2012年AMD公司推出的推土機(jī)處理器的晶體管數(shù)目則超過(guò)12億個(gè)，同時(shí)工藝也從微米量級(jí)發(fā)展到深亞微米量級(jí)，如TSMC公司的28nm工藝現(xiàn)在已經(jīng)規(guī)模量產(chǎn)，并于2013年試產(chǎn)20nm工藝，2014年試產(chǎn)16nm FinFET(Fin Field-Effect Transistor)工藝技術(shù)。與此相對(duì)應(yīng)芯片的功耗密度也迅速成倍增加，芯片的功耗問(wèn)題不僅影響芯片的性能，同時(shí)對(duì)芯片的穩(wěn)定性、封裝成本的影響越來(lái)越大，降低芯片的功耗對(duì)芯片設(shè)計(jì)者而言越來(lái)越緊迫。

在90nm工藝成為實(shí)用技術(shù)之前，解決功耗的方法就是簡(jiǎn)單的減小芯片的幾何尺寸，降低電容以及芯片的工作電壓，就可以降低芯片的功耗。但隨著集成電路的生產(chǎn)工藝進(jìn)入65nm以及深亞微米尺寸后，芯片的工作電壓已經(jīng)基本保持恒定，同時(shí)晶體管的漏電問(wèn)題也變的不可忽略，并使得降低功耗變得越來(lái)越困難。另外隨著工藝尺寸的持續(xù)縮小，使得系統(tǒng)芯片(System on Chip,SoC)設(shè)計(jì)技術(shù)迅速發(fā)展，單個(gè)芯片上集成的功能模塊越來(lái)越多，芯片的集成度和工作頻率持續(xù)提高，功耗密度也越來(lái)越大，從而對(duì)芯片的設(shè)計(jì)和散熱提出了嚴(yán)峻的挑戰(zhàn)。

另外移動(dòng)互聯(lián)網(wǎng)時(shí)代的到來(lái)大大促進(jìn)了各種智能終端的繁榮，多核高性能、高分辨率大屏幕、超清晰視頻編解碼、超薄便攜的產(chǎn)品越來(lái)越受到消費(fèi)者的歡迎，同時(shí)也越來(lái)越耗電，而為智能終端提供能源的電池的容量每5年只有30％的增長(zhǎng)，遠(yuǎn)遠(yuǎn)滿足不了智能終端的功耗增長(zhǎng)需求。另外對(duì)便攜超薄的需求和大容量電池的安全隱患都限制了電池容量的增長(zhǎng)，這極大的影響了終端設(shè)備的用戶體驗(yàn)，使得低功耗產(chǎn)品更有市場(chǎng)競(jìng)爭(zhēng)力。

近年來(lái)降低芯片靜態(tài)功耗的主流技術(shù)有：多閾值、電源關(guān)斷(PowerGate)、低功耗單元等。降低芯片動(dòng)態(tài)功耗的主流技術(shù)有：多電壓域、時(shí)鐘關(guān)斷(ClockGate)、動(dòng)態(tài)電壓頻率調(diào)節(jié)(Dynamic Voltage Frequency Scaling,DVFS)以及低功耗單元等。

日本東芝公司早期在1999年的國(guó)際固態(tài)電路會(huì)議(International Solid-State Circuits Conference,ISSCC)上就提出了一種在時(shí)鐘端進(jìn)行時(shí)鐘門控來(lái)降低功耗的觸發(fā)器(Clock on demand flip-flop,CODFF)，通過(guò)將觸發(fā)器的輸入端D和輸出端Q進(jìn)行異或操作來(lái)判斷觸發(fā)器是否需要進(jìn)行狀態(tài)翻轉(zhuǎn)，從而對(duì)觸發(fā)器的時(shí)鐘端進(jìn)行控制。Nedovic等人2000年對(duì)基于脈沖的高性能混合觸發(fā)器(Hybrid Latch Flip-Flop,HLFF)進(jìn)行了低功耗優(yōu)化，當(dāng)輸入端不改變時(shí)利用觸發(fā)器之前的狀態(tài)信息將內(nèi)部的節(jié)點(diǎn)鎖定在低電平，從而實(shí)現(xiàn)有條件的預(yù)充電，以此來(lái)降低HLFF觸發(fā)器的功耗，但是對(duì)觸發(fā)器的性能帶來(lái)了負(fù)面的影響。在高性能觸發(fā)器HLFF的基礎(chǔ)上，近年來(lái)還有DMFF(Data-mapping Flip-Flop)、CPFF(Conditional precharge Flip-Flop)、CCKFF(Conditional clocking Flip-Flop)、CCFF(Conditional-capture Flip-Flop)等新型低功耗觸發(fā)器。

在典型的數(shù)字SoC芯片中，主要由低電平異步復(fù)位觸發(fā)器構(gòu)成的時(shí)序邏輯所消耗的功耗占芯片整體功耗的比重較大，可高達(dá)60％。同時(shí)在SoC芯片中觸發(fā)器的數(shù)據(jù)翻轉(zhuǎn)率卻只有5％～15％。如此低的數(shù)據(jù)翻轉(zhuǎn)率導(dǎo)致觸發(fā)器消耗的功耗大部分被其內(nèi)部用來(lái)產(chǎn)生雙相時(shí)鐘信號(hào)的時(shí)鐘緩沖器所占據(jù)。

發(fā)明內(nèi)容

發(fā)明目的：目前在芯片設(shè)計(jì)中功耗問(wèn)題越來(lái)越受到芯片設(shè)計(jì)者的重視，已經(jīng)成為芯片設(shè)計(jì)的主要約束之一，降低芯片的功耗對(duì)芯片的性能、穩(wěn)定性以及封裝成本具有重要意義，同時(shí)觸發(fā)器的功耗在芯片的總體功耗中比重比較大。本發(fā)明的目的在于提供一種單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器電路及其控制方法，觸發(fā)器采用單相位時(shí)鐘電路，消除了傳統(tǒng)的觸發(fā)器內(nèi)部用來(lái)產(chǎn)生雙相時(shí)鐘信號(hào)的時(shí)鐘緩沖器，從而顯著降低觸發(fā)器的功耗。

技術(shù)方案：