[發明專利]一種柵接地金屬氧化物半導體晶體管靜電防護結構

有效

• 申請號: 201410312125.8
• 申請日: 2014-07-02
• 公開（公告）號: CN104022112A
• 公開（公告）日: 2014-09-03
• 發明（設計）人: 孫偉鋒;張春偉;周雷雷;張藝;劉斯揚;陸生禮;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 江蘇永衡昭輝律師事務所 32250
• 代理人: 王斌

技術領域

本發明涉及金屬氧化物半導體晶體管領域，更具體的說，是關于一種用于提升低壓集成電路的靜電可靠性的防護結構。?

背景技術

任何兩種不同材料的物體摩擦，都有可能產生靜電。當兩種不同靜電勢的物體直接接觸或通過感生電場使得電荷在兩種物體之間進行再分配時，將導致電荷的傳導，形成電流并產生壓降，這就是ESD現象，其本質上是由于電荷不平衡導致的電荷驅動物理機制。

隨著芯片集成度的不斷提高，器件的尺寸變得越來越小，抗靜電能力越來越弱，而在生產、轉運、檢測和使用等過程中，靜電放電(ESD)無處不在，且其產生的高電壓遠遠超出器件的耐壓閾值，由ESD所造成的器件可靠性問題格外凸顯。因此，研究ESD的作用機理及靜電敏感器件的ESD失效具有重要的工程應用前景。

MOS器件的柵氧化層厚度為10^-7數量級甚至更小，即使是100V的靜電電壓，也會在柵氧化層上產生10⁶kV/m的強電場，超過一半MOS器件柵氧化層的絕緣擊穿強度（0.8~1.0）×10⁶kV/m。而在生產、運輸、存儲和檢測等過程中，所產生的靜電電壓遠遠超過其受損閾值，很可能直接導致柵氧化層擊穿。即使帶電體的靜電勢或儲存的靜電能量較低，或ESD回路有限流電阻存在，一次ESD脈沖不足以引起器件發生破壞性瞬時失效，但它會在器件內部造成輕微損傷，這種損傷又是積累性的，隨著ESD脈沖次數的增加，器件的損傷閾值電壓逐漸下降，器件的電參數逐漸劣化，壽命縮短。

ESD?失效至少由下面三個原因中的一個原因引起:?局面熱產生,?高電流密度和電場強度。ESD?引起的失效有三種失效模式,?它們分別是:

（1）硬失效—物質損傷或毀壞;

（2）軟失效—邏輯功能的臨時改變;

（3）潛在失效—時間依賴性失效。?

為了防止和減少ESD損傷，目前普遍應用的一種保護結構是在器件或電路的襯底上做一個ESD保護結構。柵接地晶體管被大家廣泛地應用，因為，當其漏極受到一個ESD應力時，在漏極附近產生強碰撞電離，電子聚集到漏極附近，而空穴向襯底漂移，形成電流。此電流由于襯底的體電阻而產生電勢差。當某處的電勢高于一定值時，就會導致此處的Sub-D或者Sub-S寄生二極管導通，從而釋放掉ESD應力。但在實際版圖中，為了獲得較大的器件寬度和ESD釋放能力，S和D一般做成叉指結構。但是不同叉指位置的晶體管到Sub的距離不一致，所以，依賴體電阻產生的電位也不一致，導致各處寄生二極管的導通情況也不一致，使得ESD情況下電流在最中央的叉指集中，導致整個器件的ESD釋放能力不強。為此，人們通常會將漏和柵之間的距離拉開，增加壓倉電阻使不同叉指間的電流分布更加均勻，但是這種做法大大增加了ESD保護器件的整體面積。?

發明內容

本發明提供一種小面積高魯棒性柵接地金屬氧化物半導體晶體管靜電防護結構，該結構具有更小的面積，更強的靜電釋放能力。

本發明采用如下技術方案：一種柵接地金屬氧化物半導體晶體管靜電防護結構，包括：P型半導體襯底，在P型半導體襯底上設有P型接觸區、N型源區及N型漏區，所述N型源區及N型漏區位于P型接觸區內且所述N型源區和N型漏區以叉指結構交替分布在P型半導體襯底的表面，在N型源區和N型漏區之間區域的正上方設有多晶硅柵極，在所述N型源區和多晶硅柵極之間及N型漏區和多晶硅柵極之間都設置有輕摻雜漏區，其特征在于，在N型源區與P型接觸區之間設有N型區，在P型接觸區與N型區之間以及在N型區與N型源區外側之間分別設有場氧化層且場氧化層位于P型半導體襯底的表面，在P型接觸區、N型源區、輕摻雜漏區、N型漏區場氧化層及多晶硅柵極上方設有氧化層，P型半導體襯底由金屬襯底電極引出，N型源區由金屬源區電極引出，N型漏區和N型區均由金屬漏電極引出。

與現有技術相比，本發明具有如下優點：