[發明專利]一種并行多核FPGA數字圖像實時縮放處理方法和裝置

在審

• 申請號: 201410312009.6
• 申請日: 2014-07-01
• 公開（公告）號: CN104104888A
• 公開（公告）日: 2014-10-15
• 發明（設計）人: 楊大偉;張汝波;劉冠群;毛琳;吳俊偉
• 申請（專利權）人: 大連民族學院
• 主分類號: H04N5/262
• 分類號: H04N5/262;G06T1/20
• 代理公司: 大連一通專利代理事務所(普通合伙) 21233
• 代理人: 秦少林

1.一種并行多核FPGA數字圖像實時縮放處理方法，其特征在于：該方法包括如下過程：

(1)獲取待處理的原始視頻圖像數據，將所述原始視頻圖像數據輸入FPGA芯片；

(2)根據輸入像素時鐘頻率、輸出像素時鐘頻率和單個縮放核的上限工作時鐘頻率確定縮放核數目；

(3)按照所述縮放核的數目，將所述原始視頻圖像數據按縱向均勻分割成與縮放核數目一致的圖像子塊，任意一個圖像子塊左右兩側邊緣均需向外擴展一列；

(4)將分割后的圖像數據存儲到外部緩存器中；

(5)將所述外部緩存器中的圖像數據逐行讀取到FPGA芯片中進行處理，分割后的每個圖像子塊獨立使用一個縮放核進行縮放處理，所述縮放核并行運行；

(6)將縮放后的所有圖像子塊按像素點逐行進行拼接處理，得到縮放后的數字視頻圖像。

2.根據權利要求1所述的并行多核FPGA數字圖像實時縮放處理方法，其特征在于：所述根據輸入像素時鐘頻率、輸出像素時鐘頻率和單個縮放核的上限工作時鐘頻率確定縮放核數目的過程包括：獲取輸入像素時鐘頻率CLK_in和輸出像素時鐘頻率CLK_out，進行比較后得到像素時鐘最高頻率CLK＝max{CLK_in，CLK_out}，單個縮放核的上限工作時鐘頻率為CLK_Smax，則縮放核數目n為正整數，且n≥CLK/CLK_Smax。

3.根據權利要求2所述的并行多核FPGA數字圖像實時縮放處理方法，其特征在于：所述的像素時鐘最高頻率CLK和單個縮放核的上限工作時鐘頻率CLK_Smax，當CLK/CLK_Smax為整數時，n＝CLK/CLK_Smax；當CLK/CLK_Smax為非整數時，n＝[CLK/CLK_Smax]+1。

4.根據權利要求1或2或3所述的并行多核FPGA數字圖像實時縮放處理方法，其特征在于：所述的縮放處理采用雙線性插值算法。

5.根據權利要求4所述的并行多核FPGA數字圖像實時縮放處理方法，其特征在于：對所述原始視頻圖像數據分割時采用均勻分割的方法。對所述原始視頻圖像數據分割時采用縱向均勻分割的方法。

6.根據權利要求5所述的并行多核FPGA數字圖像實時縮放處理方法，其特征在于：所述均勻分割為縱向均勻分割。

7.根據權利要求5所述的并行多核FPGA數字圖像實時縮放處理方法，其特征在于：每個分割后的子塊在均勻分割線的基礎上，向外擴展一列后作為分割后的圖像子塊。

8.根據權利要求1或2或3或5或6所述的并行多核FPGA數字圖像實時縮放處理方法，其特征在于：所述的外部緩存器為雙倍速率同步動態隨機存儲器。

9.根據權利要求1或2或3或5或6所述的并行多核FPGA數字圖像實時縮放處理方法，其特征在于：所述原始視頻圖像數據的像素點采用從左上到右下的順序依次輸出。

10.一種使用權利要求1-9所述的并行多核FPGA數字圖像實時縮放處理方法的裝置，其特征在于：包括

輸入模塊：獲取待處理的原始視頻圖像數據，將所述原始視頻圖像數據輸入FPGA芯片；

縮放核計算模塊：根據輸入像素時鐘頻率、輸出像素時鐘頻率和單個縮放核的上限工作時鐘頻率確定縮放核數目；

分割模塊：按照所述縮放核的數目，對所述原始視頻圖像數據進行分割并得到分割后的各個圖像子塊；

存儲模塊：將分割后的圖像數據存儲到緩存器中；

縮放模塊：將緩存器中的數據返回到FPGA芯片中進行處理，分割后的每個圖像子塊經過一個縮放核進行縮放處理，通過FPGA與緩沖區的數據交換與共享完成縮放過程中大量數據信息的存儲；

拼接輸出模塊：將縮放后的所有圖像子塊進行拼接處理，得到縮放后的數字視頻圖像。