[發明專利]浮柵的制作方法

有效

• 申請號: 201410310911.4
• 申請日: 2014-07-01
• 公開（公告）號: CN105336591B
• 公開（公告）日: 2018-10-23
• 發明（設計）人: 姜立維;李雪
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 吳貴明;張永明

本申請提供了一種浮柵的制作方法。該制作方法包括：提供半導體基底，半導體基底具有存儲單元區和外圍電路區，存儲單元區具有第一STI和第一有源區，外圍電路區具有最小寬度≥A的第二STI和第二有源區以及最小寬度＜A的第三STI和第三有源區；在半導體基底上沉積多晶硅，形成第一多晶硅層；在位于第二有源區的第一多晶硅層上形成多晶硅保護層；在裸露的第一多晶硅層表面上、多晶硅保護層表面上沉積多晶硅，形成第二多晶硅層；對第二多晶硅層與第一多晶硅層進行CMP至第一STI與第三STI裸露；對CMP后的第一多晶硅層與多晶硅保護層進行回刻；以及去除多晶硅保護層。該方法避免了第二有源區處凹陷的產生，去除殘留多晶硅的效果。

技術領域

本申請涉及半導體制造技術領域，具體而言，涉及一種浮柵的制作方法。

背景技術

IC制造工藝中，平坦化技術已成為與光刻和刻蝕同等重要且相互依賴的不可缺少的關鍵技術之一，而化學機械拋光(CMP)工藝是目前最有效、最成熟的平坦化技術。進入65nm節點之后，CMP工藝的重要性更加突出。以嵌入式閃存為例，嵌入式閃存集成了邏輯、存儲等模塊，存儲單元結構復雜，工藝制作步驟多、難度大，尤其是浮動柵多晶硅的制作，因其質地軟，研磨速度快，不易控制，再加上浮動柵多晶硅(Floating Gate poly)厚度及表面形態對器件的電性參數及后續工藝影響較大，因此怎樣得到一個穩定的、厚度均勻及表面形態佳的浮動柵多晶硅顯得至關重要。

圖1示出了現有嵌入式閃存的剖面結構示意圖。在嵌入式閃存工藝開發過程中發現，存儲單元區Ⅰ’與外圍電路區Ⅱ’內的有源區(AA)以及淺溝槽隔離(STI)分布差異很大：存儲單元區Ⅰ’內的第一有源區102’與第一STI101’分布密集且圖形相對規則，而外圍電路區Ⅱ’內的有源區與淺溝槽隔離分布則相對分散且面積大小不一，其中第二有源區201’以及第二STI202’的面積較大，第三有源區203’和第三STI204’的面積較小。在CMP研磨過程中，研磨速度較快的介質容易產生凹陷(dishing)，圖形面積越大，凹陷越嚴重；同樣的圖形，研磨時間越久，凹陷也越嚴重。這種凹陷的產生會帶來很多后續工藝問題，比如在STI(淺溝槽隔離)CMP之后，面積大的STI上會產生STI凹陷(dishing)，在多晶硅沉積之后，STI中間凹陷區域上的多晶硅較STI邊緣及其他區域多，在后續的浮柵(FG)CMP過程難以將其研磨干凈，因此在大面積的STI中間會留有多晶硅殘余(poly residue)，形成缺陷；如果要去除這些殘余，則需要加長研磨時間。同時，在浮柵(FG)CMP過程中，由于同樣的原因外圍電路區Ⅱ’內面積較大的第二有源區202’表面上的多晶硅也會產生凹陷(dishing)，造成該第二有源區202’凹陷處的多晶硅厚度偏薄。在后續的多晶硅刻蝕過程中，由于浮柵CMP凹陷導致的多晶硅厚度過小，多晶硅下面的柵氧很容易在刻蝕過程中被消耗掉，從而失去阻擋作用而損傷下面的基底。如果要降低浮柵CMP過程中產生的凹陷，通常需要降低研磨時間；而降低研磨時間，大面積STI上的多晶硅殘留則很難去除。