[發明專利]一種基于PCIe總線多主控板冗余備份系統

有效

• 申請號: 201410308701.1
• 申請日: 2014-07-01
• 公開（公告）號: CN104050061A
• 公開（公告）日: 2014-09-17
• 發明（設計）人: 王寶強;王浩;王曉光;鐘生海;韓瓊
• 申請（專利權）人: 中國航天科工集團第二研究院七〇六所
• 主分類號: G06F11/16
• 分類號: G06F11/16
• 代理公司: 中國航天科工集團公司專利中心 11024
• 代理人: 岳潔菱;姜中英

1.一種基于PCIe總線多主控板冗余備份系統，其特征在于包括：主板電路A（12）、主板電路B（13）、主板電路C（14）、PCIe交換電路（15）、FC通道卡電路（10）和PCIe?Raid卡電路（11），其中主板電路A（12）包括：CPU處理器A（1）和PCIe控制器A（2），主板電路B（13）包括：CPU處理器B（3）和PCIe控制器B（4），主板電路C（14）包括：CPU處理器C（5）和PCIe控制器C（6），PCIe交換電路（15）包括：PCIe管理芯片（7）、串行EEPROM（8）和時鐘芯片（9）；

PCIe控制器A（2）通過PCIe總線與PCIe管理芯片（7）的端口a雙向連接，PCIe控制器B（4）通過PCIe總線與PCIe管理芯片（7）的端口b雙向連接，PCIe控制器C（6）通過PCIe總線與PCIe管理芯片（7）的端口c雙向連接，測試計算機通過SMBus總線與PCIe管理芯片（7）雙向連接，FC通道卡電路（10）通過PCIe總線與PCIe管理芯片（7）的端口e雙向連接，PCIe?Raid卡電路（11）通過PCIe總線與PCIe管理芯片（7）的端口d雙向連接；在主板電路A（12）中，CPU處理器A（1）與PCIe控制器A（2）雙向連接；在主板電路B（13）中，CPU處理器B（3）與PCIe控制器B（4）雙向連接；在主板電路C（14）中，CPU處理器C（5）與PCIe控制器C（6）雙向連接；在PCIe交換電路（15）中，PCIe管理芯片（7）與串行EEPROM（8）通過SMBus總線雙向連接，時鐘芯片（9）的輸出端與PCIe管理芯片（7）的輸入端連接；

基于PCIe總線的多主控板冗余備份系統上電后，首先測試計算機將初始配置文件通過SMBus總線傳送到PCIe管理芯片（7）中，然后PCIe管理芯片（7）將初始配置文件通過SMBus總線燒寫到串行EEPROM（8）中，完成初始配置文件的燒寫；初始配置文件的內容為對PCIe管理芯片（7）的設置，包括：設置端口a為復合工作模式，即端口a同時作為上行端口和非透明橋，表示為P2P+NT，端口b的設置和端口a相同；設置端口c為單一工作模式，即端口c只作為非透明橋，表示為NT；設置端口d為單一工作模式，即端口d只作為下行端口，表示為P2P，端口e的設置和端口d相同；設置分區k包含端口a和端口d；設置分區m包含端口b和端口e；設置分區n包含端口c；設置PCIe管理芯片（7）的時鐘模式為全局時鐘模式；

燒寫完畢后，重新啟動系統，PCIe管理芯片（7）通過SMBus總線讀取串行EEPROM（8）的初始配置文件，用于配置PCIe管理芯片（7）的端口寄存器、分區模式及時鐘模式；配置完畢后，PCIe管理芯片（7）將分區k中的端口a和端口d連通，此時PCIe?Raid卡電路（11）作為CPU處理器A（1）的下游PCIe設備；PCIe管理芯片（7）將分區m中的端口b和端口e連通，此時FC通道卡電路（10）作為CPU處理器B（3）的下游PCIe設備；PCIe管理芯片（7）將分區n中端口c的工作模式設為非透明橋，此時CPU處理器C（5）沒有下游的PCIe設備，CPU處理器C（5）作為備用主板電路，用于接管CPU處理器A（1）或CPU處理器B（3）出現故障時對應的下游PCIe設備；PCIe管理芯片（7）由時鐘芯片（9）提供全局時鐘；然后，CPU處理器A（1）對PCIe?Raid卡電路（11）進行PCIe設備掃描完成系統枚舉，CPU處理器B（3）對FC通道卡電路（10）進行PCIe設備掃描完成系統枚舉,?CPU處理器C（5）同樣進行PCIe設備掃描完成系統枚舉，最后正常啟動各自的操作系統；

待CPU處理器A（1）、CPU處理器B（3）、CPU處理器C（5）正常啟動各自操作系統后，由CPU處理器A（1）、CPU處理器B（3）通過非透明橋向CPU處理器C（5）發送心跳信息，若CPU處理器C（5）在1秒內分別收到CPU處理器A（1）和CPU處理器B（3）發送的心跳信息，則CPU處理器C（5）仍處于備用狀態，繼續檢測CPU處理器A（1）和CPU處理器B（3）發送的心跳信息；當CPU處理器A（1）出現異常時，CPU處理器A（1）停止向CPU處理器C（5）發送心跳信息，CPU處理器C（5）在1秒內沒有收到CPU處理器A（1）發來的心跳信息，則觸發CPU處理器C（5）的故障恢復功能：由CPU處理器C（5）動態的將PCIe管理芯片（7）端口c的工作模式由非透明橋改為上行端口加非透明橋，將PCIe管理芯片（7）分區k中的端口d去掉，將PCIe管理芯片（7）端口d加入到分區n，將PCIe管理芯片（7）端口a的工作模式由上行端口加非透明橋改為非透明橋；然后CPU處理器C（5）進行PCIe總線掃描和設備的重新枚舉，以識別新加入到CPU處理器C（5）的PCIe?Raid卡電路（11）設備；這樣PCIe管理芯片（7）的端口c和端口d連通并屬于同一個分區n，?PCIe?Raid卡電路（11）作為CPU處理器A（1）的PCIe設備轉為作為CPU處理器C（5）的PCIe設備；當CPU處理器B（3）出現異常時，其處理過程與CPU處理器A（1）出現異常時相同；

當CPU處理器A（1）、CPU處理器B（3）工作狀態都異常時，則同樣觸發CPU處理器C（5）的故障恢復功能：將CPU處理器C（5）對應PCIe管理芯片（7）端口c的工作模式動態的由非透明橋改為上行端口加非透明橋，將CPU處理器A（1）、CPU處理器B（3）的下游PCIe設備都切換到CPU處理器C（5）的下游PCIe設備，將CPU處理器A（1）、CPU處理器B（3）對應PCIe管理芯片（7）端口a和端口b的工作模式動態的由上行端口加非透明橋改為非透明橋。