[發明專利]半導體裝置

在審

• 申請號: 201410304861.9
• 申請日: 2014-06-30
• 公開（公告）號: CN104779289A
• 公開（公告）日: 2015-07-15
• 發明（設計）人: 小野昇太郎;泉沢優;浦秀幸;山下浩明
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/36;H01L29/06
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 許海蘭

關聯申請

本申請享受以日本專利申請2014-3369號(申請日：2014年1月10日)為基礎申請的優先權。本申請通過參照該基礎申請而包括基礎申請的全部內容。

技術領域

本發明的實施方式涉及半導體裝置。

背景技術

作為同時實現高耐壓和低ON(導通)電阻的功率控制用半導體裝置，有具備在n型(或者p型)的半導體層中埋入p型(或者n型)的半導體層，使n型區域和p型區域交替排列了的超級結構造(以下還稱為“SJ構造”)的縱型MOSFET(Metal?Oxide?Semiconductor?Field?Effect?Transistor，金氧半場效晶體管)。在SJ構造中，通過使n型區域中包含的n型雜質量和p型區域中包含的p型雜質量相等，虛擬地制作非摻雜區域來實現高耐壓。同時，能夠提高n型區域的雜質濃度，所以能夠實現低ON電阻。

作為形成SJ構造的一個方法，例如，有在n型的半導體層中形成溝槽，用p型的半導體填埋該溝槽內來設置p型的半導體層的方法。但是，在該方法中，易于在p型的半導體層內形成空洞部(空隙)。如果產生了空洞部，則有由于空洞部所引起的應力而發生泄漏電流的危險。

如果為了降低MOSFET的ON電阻，而縮小SJ構造的間距，則應用p型半導體層填埋的溝槽的縱橫比變高。因此，空洞部形成的問題顯著化，制造困難。

發明內容

本發明想要解決的課題在于提供一種能夠降低ON電阻的半導體裝置。

實施方式的半導體裝置，具備：漏電極；源電極；第1導電類型的第1半導體層，設置于所述漏電極與所述源電極之間；多個第1導電類型的第2半導體層，設置于所述第1半導體層與所述源電極之間，該第2半導體層的第1導電類型的雜質濃度高于所述第1半導體層；多個第2導電類型的第3半導體層，該第3半導體層的所述漏電極側的端部處于所述第1半導體層，該第3半導體層與所述第1半導體層以及所述第2半導體層相接地被設置；多個第2導電類型的第4半導體層，設置于所述第2半導體層以及所述第3半導體層與所述源電極之間；第1導電類型的第5半導體層，設置于所述第4半導體層與所述源電極之間，該第5半導體層的第1導電類型的雜質濃度高于所述第2半導體層；場板電極，被所述第2半導體層夾持，并在與所述第2半導體層之間隔著第1絕緣膜被設置；以及柵電極，在與所述第4半導體層之間，隔著膜厚比所述第1絕緣膜薄的第2絕緣膜被設置。

附圖說明

圖1是第1實施方式的半導體裝置的示意剖面圖。

圖2是示出第1實施方式的半導體裝置的SJ構造和FP構造的布局的圖。

圖3是說明第1實施方式的半導體裝置的作用的圖。

圖4是第2實施方式的半導體裝置的示意剖面圖。

圖5是示出第3實施方式的半導體裝置的SJ構造和FP構造的布局的圖。

圖6是示出第4實施方式的半導體裝置的SJ構造和FP構造的布局的圖。

具體實施方式

以下，參照附圖，說明本發明的實施方式。另外，在以下的說明中，對同一部件等附加同一符號，關于說明了一次的部件等，適宜省略其說明。另外，在以下的實施方式中，以第1導電類型是n型、第2導電類型是p型的情況為例子進行說明。

另外，在本說明書中、n⁺型、n型、n^-型的記載意味著，按照該順序，n型的雜質濃度變低。同樣地，p⁺型、p型、p^-型的記載意味著，按照該順序，p型的雜質濃度變低。

n型雜質是例如磷(P)或者砷(As)。另外，p型雜質是例如硼(B)。

(第1實施方式)

本實施方式的半導體裝置具備：漏電極；源電極；第1導電類型的第1半導體層，設置于漏電極與源電極之間；多個第1導電類型的第2半導體層，在第1半導體層與源電極之間，設置于第1半導體層中，其第1導電類型的雜質濃度高于第1半導體層；多個第2導電類型的第3半導體層，其漏電極側的端部處于第1半導體層中，與第1半導體層以及第2半導體層相接地被設置；多個第2導電類型的第4半導體層，設置于第2半導體層以及第3半導體層與源電極之間；第1導電類型的第5半導體層，設置于第4半導體層與源電極之間，其第1導電類型的雜質濃度高于第2半導體層；場板電極，被第2半導體層夾持，并在與第2半導體層之間隔著第1絕緣膜被設置；以及柵電極，在與第4半導體層之間，隔著膜厚比第1絕緣膜薄的第2絕緣膜被設置。